CN104734701A - 一种低杂散的dds单频信号发生器 - Google Patents
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Abstract
一种低杂散的DDS单频信号发生器,包括第一累加器(1)、对称性处理模块(2)、第二累加器(3)、ROM表(4)、分频模块(5)和相位抖动器(6),第一累加器(1)在参考时钟下,累加某一频率控制字,频率控制字用于控制最终输出波形的频率,第一累加器(1)的输出进入对称性处理模块(2),对称性处理模块(2)根据输入值的最高2位来判断所处于的象限,并且根据剩余位得到第二累加器(3)的输入,同时分频模块(5)得到的时钟驱动相位抖动器(6)产生抖动值,抖动值与对称性处理模块(2)输出的值通过第二累加器(3)进行累加,累加的结果进入ROM表(4)查询幅度值,该幅度值根据对称性处理模块(2)得出的象限进行修正,修正得到的值为最终该相位对应的幅度值。
Description
技术领域
本发明涉及信号合成的技术领域领域,具体涉及一种低杂散的DDS单频信号发生器。
背景技术
DDS,是直接数字频率合成的简称,经典的DDS信号发生器的结构如图1所示:
相位累加器在参考时钟RFC的控制下,不断累加频率控制字FCW,然后相位累加器的输出经截断后去查找ROM表,查到的幅度值即为相位累加器输出所对应的幅度值,然后在经过数模转化器DAC,低通滤波器LP得到模拟的,频率受FCW控制的正弦波。
如图2所示,其核心组成为:包括参考时钟(fc)、累加器、频率控制字(FCW)和ROM表。
这种经典的方案存在以下问题,ROM占用多,相位截断误差大,幅度截断误差大。这些问题限制了DDS的工程实用性。
发明内容
本发明要解决的技术问题是:经典DDS技术具有的ROM占用多,产生单频信号的时候,周期性噪声带来的杂散大的缺点。针对以上问题,提出了一种低杂散的DDS单频信号发生器。
本发明解决上述技术问题采用的技术方案是:一种低杂散的DDS单频信号发生器,包括第一累加器、对称性处理模块、第二累加器、ROM表、分频模块和相位抖动器;第一累加器在参考时钟下,累加某一频率控制字,频率控制字用于控制最终输出波形的频率,第一累加器的输出进入对称性处理模块,对称性处理模块根据输入值的最高2位来判断所处于的象限,并且根据剩余位得到第二累加器的输入,同时分频模块得到的时钟驱动相位抖动器产生抖动值,抖动值与对称性处理模块输出的值通过第二累加器进行累加,累加的结果进入ROM表查询幅度值,该幅度值根据对称性处理模块得出的象限进行修正,修正得到的值为最终该相位对应的幅度值。
进一步的,对称性处理模块根据累加器输出的高2位判断值所处的象限,并将剩余位作为第二累加器的输入。
进一步的,ROM表中存储了四分之一波长的幅度数据,而不是存储整个波长的数据,起到了压缩ROM的作用。
进一步的,相位抖动器在分频信号的驱动下,产生相位抖动值,抖动值与对称性处理模块的输出值在第二累加器中叠加,叠加得到的值进入ROM表进行查询,查询得到的值结合相位的象限进行修正,得到最终的幅度值。
本发明的原理在于:
首先利用了正弦波的对称性,根据正弦波的对称性将ROM压缩为原来的四分之一。其次,使用相位抖动器打乱了周期性采样引入的周期性噪声,从而降低了DDS合成单频信号的杂散。
本发明与现有技术相比,具有如下优点:
(1)本发明ROM占用低:ROM表中存储了四分之一波长的幅度数据,而不是存储整个波长的数据,起到了压缩ROM的作用。
(2)本发明具有低杂散性:通过产生的伪随机m序列最为相位抖动发生器,打乱了由传统DDS信号合成产生的周期性采样噪声,这样降低了合成信号的杂散。
附图说明
图1为经典的DDS信号发生器的结构图。
图2为经典的DDS信号发生器的核心组成示意图,其中包括累加器1,ROM表4。
图3为本发明的低杂散的DDS单频信号发生器的组成示意图,其中包括第一累加器1、第一累加器3、对称性处理模块2,ROM表4、分频模块5,相位抖动器6。
具体实施方式
下面结合附图以及具体实施例进一步说明本发明。
如图2所示,经典的DDS信号发生器主要包括两个部分,包括累加器1和ROM表4。由此带来的工程问题包括ROM占用多,产生的单频信号的杂散大。
如图3所示,本发明的低杂散的DDS单频信号发生器,包括第一累加器1、对称性处理模块2,第一累加器3、ROM表4、分频模块5和相位抖动器6。
可以看到,图3中低杂散的DDS单频信号发生器与经典DDS信号发生器相比多了对称性处理模块2分频模块5和相位抖动器6,通过利用正弦曲线的对称性,可以将ROM表的大小压缩为原来的四分之一。通过相位抖动器,打破了传统DDS产生单频序列的周期性,降低了单频信号的杂散。
累加器1在参考时钟下,累加某一频率控制字,频率控制字用于控制最终输出波形的频率,累加器1的输出进入对称性处理模块2,对称性处理模块2根据输入值的最高2位来判断所处于的象限,并且根据剩余位得到累加器3的输入,同时分频模块5得到的时钟驱动相位抖动器6产生抖动值,抖动值与对称性处理模块2输出的值通过累加器3进行累加,累加的结果进入ROM表4查询幅度值,该幅度值根据对称性处理模块2得出的象限进行修正,修正得到的值为最终该相位对应的幅度值。
Claims (7)
1.一种低杂散的DDS单频信号发生器,其特征在于:包括第一累加器(1)、对称性处理模块(2)、第二累加器(3)、ROM表(4)、分频模块(5)和相位抖动器(6);第一累加器(1)在参考时钟下,累加某一频率控制字,频率控制字用于控制最终输出波形的频率,第一累加器(1)的输出进入对称性处理模块(2),对称性处理模块(2)根据输入值的最高2位来判断所处于的象限,并且根据剩余位得到第二累加器(3)的输入,同时分频模块(5)得到的时钟驱动相位抖动器(6)产生抖动值,抖动值与对称性处理模块(2)输出的值通过第二累加器(3)进行累加,累加的结果进入ROM表(4)查询幅度值,该幅度值根据对称性处理模块(2)得出的象限进行修正,修正得到的值为最终该相位对应的幅度值。
2.根据权利要求1所述的低杂散的DDS单频信号发生器,其特征在于:第一累加器(1)在参考时钟的作用于不断累加频率控制字。
3.根据权利要求1所述的低杂散的DDS单频信号发生器,其特征在于:对称性处理模块(2)根据累加器输出的高2位判断值所处的象限,并将剩余位作为第二累加器(3)的输入。
4.根据权利要求1所述的低杂散的DDS单频信号发生器,其特征在于:ROM表(4)仅用于存储1/4波长的幅度值。
5.根据权利要求1所述的低杂散的DDS单频信号发生器,其特征在于:第二累加器(3)用于计算相位抖动器(6)产生的抖动值和对称性处理模块(2)输出值的和。
6.根据权利要求1所述的低杂散的DDS单频信号发生器,其特征在于:分频模块(5)对参考时钟fc进行分频,分频比可以自由设定。
7.根据权利要求1所述的低杂散的DDS单频信号发生器,其特征在于:相位抖动器(6)用于产生相位抖动值,抖动值由伪随机的m序列来产生。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108897015A (zh) * | 2018-05-11 | 2018-11-27 | 中国人民解放军火箭军工程大学 | 一种仿真导航卫星信号杂散抑制方法 |
CN109085879A (zh) * | 2017-06-13 | 2018-12-25 | 北京航天计量测试技术研究所 | 一种用于电学多功能校准平台的高精度dds频率合成器 |
CN109245729A (zh) * | 2018-09-20 | 2019-01-18 | 电子科技大学 | 一种8路并行2Gsps数字混频器 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1995006990A1 (en) * | 1993-09-01 | 1995-03-09 | Grand Valley State University | Direct digital frequency synthesizer |
US5619535A (en) * | 1994-07-27 | 1997-04-08 | Alvarez, Jr.; Cesar E. | Digital frequency synthesizer |
CN1960182A (zh) * | 2005-11-01 | 2007-05-09 | 中国科学院半导体研究所 | 一种频率噪声整形直接数字频率合成器 |
CN102324933A (zh) * | 2011-06-21 | 2012-01-18 | 中国兵器工业第二○六研究所 | 一种正交低杂散直接数字频率合成器 |
CN103178779A (zh) * | 2011-12-21 | 2013-06-26 | 北京普源精电科技有限公司 | 一种具有幅度补偿功能的信号发生器及其方法 |
-
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1995006990A1 (en) * | 1993-09-01 | 1995-03-09 | Grand Valley State University | Direct digital frequency synthesizer |
US5619535A (en) * | 1994-07-27 | 1997-04-08 | Alvarez, Jr.; Cesar E. | Digital frequency synthesizer |
CN1960182A (zh) * | 2005-11-01 | 2007-05-09 | 中国科学院半导体研究所 | 一种频率噪声整形直接数字频率合成器 |
CN102324933A (zh) * | 2011-06-21 | 2012-01-18 | 中国兵器工业第二○六研究所 | 一种正交低杂散直接数字频率合成器 |
CN103178779A (zh) * | 2011-12-21 | 2013-06-26 | 北京普源精电科技有限公司 | 一种具有幅度补偿功能的信号发生器及其方法 |
Non-Patent Citations (1)
Title |
---|
胡安灿: "基于FPGA的DDS设计与实现", 《中国优秀硕士学位论文全文数据库》 * |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109085879A (zh) * | 2017-06-13 | 2018-12-25 | 北京航天计量测试技术研究所 | 一种用于电学多功能校准平台的高精度dds频率合成器 |
CN108897015A (zh) * | 2018-05-11 | 2018-11-27 | 中国人民解放军火箭军工程大学 | 一种仿真导航卫星信号杂散抑制方法 |
CN108897015B (zh) * | 2018-05-11 | 2020-11-06 | 中国人民解放军火箭军工程大学 | 一种仿真导航卫星信号杂散抑制方法 |
CN109245729A (zh) * | 2018-09-20 | 2019-01-18 | 电子科技大学 | 一种8路并行2Gsps数字混频器 |
CN109245729B (zh) * | 2018-09-20 | 2021-01-26 | 电子科技大学 | 一种8路并行2Gsps数字混频器 |
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