CN109245729B - 一种8路并行2Gsps数字混频器 - Google Patents

一种8路并行2Gsps数字混频器 Download PDF

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    • H03D7/16—Multiple-frequency-changing

Abstract

本发明公开一种8路并行2Gsps数字混频器，应用于数字通信领域，本发明通过将DDFS产生的250MHz以内本振信号和系统时钟整250MHz整数倍本振信号经过两级变频，使得混频范围扩展到‑1GHz～1GHz；同时本发明的DDFS模块的SFDR(无杂散动态范围)大于89dBc，频率解析度可精细到0.063Hz；采用8路并行设计使得整个数字混频器吞吐率高达2Gsps。

Description

一种8路并行2Gsps数字混频器
技术领域
本发明属于数字通信领域，特别涉及一种数字混频器技术。
背景技术
无线通信系统中，发射端通常将基带信号调制在一个载波信号上发射出去，信号调制的具体实现就是将基带信号与载波相乘。在接收端，为了将信号的频谱搬回到零中频，通常也需要将接收信号与一个本地载波相乘。因此，在发射和接收信号的时候都存在混频的过程。
DDFS(Direct Digital Frequency Synthesizer，直接数字频率合成)是基于相位累加器的DDS改进模型，从“相位”的概念出发，进行频率合成，不但可利用晶体振荡的高频率稳定度、高准确度，且频率改变方便，转换速度快，便于产生任意波形等，因此，DDFS技术是目前高精密度信号源的核心技术。
数字混频器是数字通讯中调制解调单元必不可少的部分，同时也是各种数字频率合成器和数字信号发生器的核心。随着数字通信技术的发展，对传送数据的精度和速率要求越来越高，如何得到可数字的高精度的高频载波信号是实现高速数字通信系统必须解决的问题。
发明内容
为解决上述技术问题，本发明提出一种8路并行2Gsps数字混频器，采用8路并行两级变频的方式将混频范围提高到-1GHz～1GHz，实现高达2Gsps吞吐率的高速混频。
本发明采用的技术方案为：一种8路并行2Gsps数字混频器，包括：串并转化模块、第一级频域混频模块以及第二级频域混频模块；所述串并转化模块将串行输入的待混频信号转化为8路并行信号，每一路信号依次经第一级频域混频模块、第二级频域混频模块，然后输出每一路混频结果；
第一级混频模块中每一路信号与DDFS产生的本振信号进行250MHz以内的频域混频；
第二级频域混频模块中每一路从第一级频域混频模块输出的信号进行系统时钟整数倍的频域混频。
进一步地，系统时钟为250MHz。
进一步地，所述DDFS产生的本振信号频率为-125MHz～125MHz。
进一步地，DDFS包括PRBS。
更进一步地，所述PRBS通过多项式D52+D3+1生成。
进一步地，DDFS还包括：相位累加器、正余弦信号查找表单元、相位抖动单元以及幅度抖动单元；正余弦查找表单元根据相位累加器输出的结果确定相位在
Figure BDA0001805851130000021
范围内的正余弦信号；相位抖动单元的输出与相位累加器的输出相加，并将相加的结果做舍位截入，作为正余弦查找表单元的输入；幅度抖动单元的输出与正余弦查找表的输出相加，并将其结果做舍位截入得到DDFS的输出信号。
本发明的有益效果：本发明的8路并行2Gsps数字混频器，通过将DDFS产生的250MHz以内本振信号和系统时钟整250MHz整数倍本振信号经过两级变频，使得混频范围扩展到-1GHz～1GHz；同时本发明的DDFS模块的SFDR(无杂散动态范围)大于89dBc，频率解析度可精细到0.063Hz；采用8路并行设计使得整个数字混频器吞吐率高达2Gsps，实现了高速的混频功能。
附图说明
图1为本发的8路并行混频框图；
图2为本发明实施例提供的DDFS模块框图；
图3为本发明实施例提供的PRBS的示意框图；
图4为本发明实施例提供的每一路混频所实施的具体算法框图；
其中，图4(a)为第一路信号混频的具体算法框图；图4(b)为第二路信号混频的具体算法框图；图4(c)为第三路信号混频的具体算法框图；图4(d)为第四路信号混频的具体算法框图；图4(e)为第五路信号混频的具体算法框图；图4(f)为第六路信号混频的具体算法框图；图4(g)为第七路信号混频的具体算法框图；图4(h)为第八路信号混频的具体算法框图。
具体实施方式
为便于本领域技术人员理解本发明的技术内容，下面结合附图对本发明内容进一步阐释。
如图1所示为本发明的8路并行2Gsps数字混频器框图，本发明的一种8路并行2Gsps数字混频器，包括：串并转化模块、第一级频域混频模块以及第二级频域混频模块；通过串并转化模块将串行输入的信号转化为8路并行输入信号，每一路信号先与DDFS输出信号做250MHz以内的一级混频，接着进行250MHz整数倍的二级混频；然后输出每一路信号的混频结果。
如图2所示为本发明的DDFS产生框图，本发明的DDFS模块包括：相位累计器、正余弦信号查找表以及相位抖动和幅度抖动。相位累加器位宽为32bit。正余弦信号查找表(Cos/Sin LUT)存入的是相位在
Figure BDA0001805851130000031
范围内的正余弦信号，其余相位信号通过折叠对称得到，具体过程为通过相位累加器输出的结果(Phase_in)确定MSB(最高有效位)以及查找LUT的地址LUT addr，继而
Figure BDA0001805851130000032
范围的信号则通过MSB与LUT addr一起从相位
Figure BDA0001805851130000033
处得到。相位抖动与相位累加器的输出相加并将其结果做舍位截入得到信号Phase_in，幅度抖动与查找表出来的信号相加并将其结果做舍位截入得到最终的DDFS输出信号。
如图3所示为本发明的PRBS模块产生框图，本发明的伪随机比特序列(PRBS)是用多项式生成的，其中的多项式表达式为D52+D3+1，具体的实现为图3所示的线性反馈移位寄存器。给寄存器初始化不同的数据将会导致不一样的结果，数据通过移位寄存器不断地循环从末端移向首端，并将D52、D3与1通过异或运算得到最后的输出扰动(dither)，图3中的D表示延时。
如图4所示分别为本发明第1路混频至第8路混频所实施的具体算法框图。
图4(a)所示第一路输入信号的实部(Mixer_in_i[n]，下同)与虚部(Mixer_in_q[n]，下同)分别与DDFS模块产生的余弦信号(cosine，下同)与正弦信号(sine，下同)相乘，相乘后的结果经过舍位截入(RNS，下同)输出第一路输入信号的混频结果(Mixer_out_i[n]，下同)，表达式如下：
Mixer_out_i[n]＝RNS(Mixer_in_i[n]*cosine-Mixer_in_q[n]*sine)
图4(b)所示第二路输入信号的实部(Mixer_in_i[n+1]，下同)与余弦信号相乘的结果减去第二路输入信号虚部(Mixer_in_q[n+1]，下同)与正弦信号相乘的结果得到临时结果(temp_i)，输入信号的虚部与余弦信号相乘的结果加上输入信号实部与正弦信号相乘的结果得到临时结果(temp_q)。
其中，DUC_LO_SIGN控制信号temp_q是否需要取反(inv，0表示不取反，1表示取反)，DUC_LO_MODE控制输出0～4之间的5个输出模式，每个模式对应的输出如图4(b)所示。最后将选通模式的输出乘以常数
Figure BDA0001805851130000034
并经过舍位截入输出混频结果。temp_i与temp_q的表达式如下：
temp_i＝Mixer_in_i[n+1]*cosine-Mixer_in_q[n+1]*sine
temp_q＝Mixer_in_i[n+1]*sine+Mixer_in_q[n+1]*cosine
图4(c)所示的第三路输入信号对应的temp_i与temp_q的得到过程与图4(b)所示第二路输入信号相同，在此不再赘述；同理图4(d)所示的第三路输入信号对应的temp_i与temp_q的得到过程，图4(f)所示的第四路输入信号对应的temp_i与temp_q的得到过程，图4(g)所示的第四路输入信号对应的temp_i与temp_q的得到过程，图4(h)所示的第三路输入信号对应的temp_i与temp_q的得到过程，均与图4(b)所示第二路输入信号相同，在此不再赘述。
图4(e)所示的第五路输入信号对应的temp_i与temp_q的得到过程与图4(a)所示第一路输入信号对应的temp_i与temp_q的得到过程类似，在此不再赘述。
本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发明的原理，应被理解为本发明的保护范围并不局限于这样的特别陈述和实施例。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的权利要求范围之内。

Claims (3)

1.一种8路并行2Gsps数字混频器，其特征在于，包括：串并转化模块、第一级频域混频模块以及第二级频域混频模块；所述串并转化模块将串行输入的待混频信号转化为8路并行信号，每一路信号依次经第一级频域混频模块、第二级频域混频模块，然后输出每一路混频结果；
第一级混频模块中每一路信号与DDFS产生的本振信号进行250MHz以内的频域混频；
第二级频域混频模块中每一路从第一级频域混频模块输出的信号进行系统时钟整数倍的频域混频；
系统时钟为250MHz；
所述DDFS产生的本振信号频率为-125MHz～125MHz；
DDFS包括：相位累加器、正余弦信号查找表单元、相位抖动单元以及幅度抖动单元；正余弦查找表单元根据相位累加器输出的结果确定相位在
Figure FDA0002811944190000011
范围内的正余弦信号，其余相位信号通过折叠对称得到，具体过程为：通过相位累加器输出的结果确定最高有效位以及查找LUT的地址LUT addr，继而
Figure FDA0002811944190000012
范围的信号则通过最高有效位与LUT addr一起从相位
Figure FDA0002811944190000013
处得到；相位抖动单元的输出与相位累加器的输出相加，并将相加的结果做舍位截入，作为正余弦查找表单元的输入；幅度抖动单元的输出与正余弦查找表的输出相加，并将其结果做舍位截入得到DDFS的输出信号。
2.根据权利要求1所述的一种8路并行2Gsps数字混频器，其特征在于，DDFS包括PRBS。
3.根据权利要求2所述的一种8路并行2Gsps数字混频器，其特征在于，所述PRBS通过多项式D52+D3+1生成。
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