CN104733530B - 应变半导体纳米线 - Google Patents

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Abstract

本发明提供应变半导体纳米线。在绝缘体层之上形成半导体衬垫部的对所横向邻接的至少一条半导体纳米线。部分所述绝缘体层从所述至少一条半导体纳米线下方被蚀刻，以使所述至少一条半导体纳米线悬置。在所述至少一条半导体纳米线之上沉积临时填充材料，并且该临时填充材料被平面化以使所述半导体衬垫部的对的顶面物理暴露。在所述半导体衬垫部的对内形成沟槽，并且用应力产生材料填充所述沟槽。随后去除所述临时填充材料。所述至少一条半导体纳米线以拉伸应变或压缩应变沿纵长方向发生应变。

Description

应变半导体纳米线
技术领域
本公开涉及半导体结构，具体地涉及应变半导体纳米线及其制造方法。
背景技术
场效应晶体管的沟道部分中的应变已知会改变载流子的迁移率。例如，沟道中的压缩应变增大p型场效应晶体管中空穴的迁移率，而沟道中的拉伸应变增大n型场效应晶体管中电子的迁移率。然而，由于半导体纳米线的小横向尺寸，向半导体纳米线中引入应变已很困难。
发明内容
在绝缘体层之上形成半导体衬垫(pad)部的对所横向邻接的至少一条半导体纳米线。部分所述绝缘体层从所述至少一条半导体纳米线下方被蚀刻，以使所述至少一条半导体纳米线悬置。在所述至少一条半导体纳米线之上沉积临时填充材料，并且该临时填充材料被平面化以使所述半导体衬垫部的对的顶面物理暴露。在所述半导体衬垫部的对内形成沟槽，并且用应力产生材料填充所述沟槽。随后去除所述临时填充材料。所述至少一条半导体纳米线以拉伸应变或压缩应变沿纵长(lengthwise)方向发生应变。
根据本公开的一方面，提供了一种半导体结构。所述半导体结构包括绝缘体层，该绝缘体层包含两个基座(pedestal)部，所述两个基座部在该两个基座部之间的顶面上方突出。此外，所述半导体结构包括连续(contiguous)半导体材料部，其包含覆盖在所述两个基座部中的一个上的第一半导体衬垫部、覆盖在所述两个基座部中的另一个上的第二半导体衬垫部、以及半导体纳米线，所述半导体纳米线与所述第一和第二半导体衬垫部的侧壁毗连并且悬置在所述顶面之上。另外，所述半导体结构包括至少一个应力产生材料部，所述应力产生材料部被嵌入在所述第一半导体衬垫部和所述第二半导体衬垫部中的一者内的沟槽中。所述半导体纳米线通过由所述至少一个应力产生材料部所产生的应力而沿着纵长方向发生应变。
根据本公开的另一方面，提供了一种形成半导体结构的方法。在绝缘体层上形成半导体材料部。所述半导体材料部包括第一半导体衬垫部、与所述第一半导体衬垫部横向间隔开的第二半导体衬垫部、以及与所述第一和第二半导体衬垫部的侧壁毗连且悬置在所述绝缘体层之上的半导体纳米线。所述绝缘体层包括伏于所述第一和第二半导体衬垫部下方的两个基座部。在所述第一和第二半导体衬垫部中的至少一者内形成至少一个沟槽。通过用应力产生材料填充所述至少一个沟槽，使所述半导体纳米线沿着纵长方向发生应变。
附图说明
图1A是根据本公开的第一实施例的包括绝缘体上半导体(SOI)衬底的第一示例性半导体结构的自顶向下视图。
图1B是沿着图1A的垂直面B-B’的第一示例性半导体结构的垂直横截面图。
图1C是沿着图1A的垂直面C-C’的第一示例性半导体结构的垂直横截面图。
图2A是根据本公开的第一实施例的包括含鳍(fin-containing)半导体部的第一示例性半导体结构的自顶向下视图。
图2B是沿着图2A的垂直面B-B’的第一示例性半导体结构的垂直横截面图。
图2C是沿着图2A的垂直面C-C’的第一示例性半导体结构的垂直横截面图。
图3A是根据本公开的第一实施例的在使绝缘体层的物理暴露表面凹陷之后的第一示例性半导体结构的自顶向下视图。
图3B是沿着图3A的垂直面B-B’的第一示例性半导体结构的垂直横截面图。
图3C是沿着图3A的垂直面C-C’的第一示例性半导体结构的垂直横截面图。
图4A是根据本公开的第一实施例的在将半导体鳍转变成半导体纳米线的退火之后的第一示例性半导体结构的自顶向下视图。
图4B是沿着图4A的垂直面B-B’的第一示例性半导体结构的垂直横截面图。
图4C是沿着图4A的垂直面C-C’的第一示例性半导体结构的垂直横截面图。
图5A是根据本公开的第一实施例的在沉积平面化材料层之后的第一示例性半导体结构的自顶向下视图。
图5B是沿着图5A的垂直面B-B’的第一示例性半导体结构的垂直横截面图。
图5C是沿着图5A的垂直面C-C’的第一示例性半导体结构的垂直横截面图。
图6A是根据本公开的第一实施例的在半导体衬垫部内形成沟槽之后的第一示例性半导体结构的自顶向下视图。
图6B是沿着图6A的垂直面B-B’的第一示例性半导体结构的垂直横截面图。
图6C是沿着图6A的垂直面C-C’的第一示例性半导体结构的垂直横截面图。
图7A是根据本公开的第一实施例的在用应力产生材料填充沟槽之后的第一示例性半导体结构的自顶向下视图。
图7B是沿着图7A的垂直面B-B’的第一示例性半导体结构的垂直横截面图。
图7C是沿着图7A的垂直面C-C’的第一示例性半导体结构的垂直横截面图。
图8A是根据本公开的第一实施例的在去除平面化材料层且形成栅极结构之后的第一示例性半导体结构的自顶向下视图。
图8B是沿着图8A的垂直面B-B’的第一示例性半导体结构的垂直横截面图。
图8C是沿着图8A的垂直面C-C’的第一示例性半导体结构的垂直横截面图。
图8D是沿着图8A的垂直面D-D’的第一示例性半导体结构的垂直横截面图。
图9A是根据本公开的第一实施例的在形成电介质间隔物(spacer)之后的第一示例性半导体结构的自顶向下视图。
图9B是沿着图9A的垂直面B-B’的第一示例性半导体结构的垂直横截面图。
图9C是沿着图9A的垂直面C-C’的第一示例性半导体结构的垂直横截面图。
图9D是沿着图9A的垂直面D-D’的第一示例性半导体结构的垂直横截面图。
图10A是根据本公开的第一实施例的在形成源极区和漏极区之后的第一示例性半导体结构的自顶向下视图。
图10B是沿着图10A的垂直面B-B’的第一示例性半导体结构的垂直横截面图。
图10C是沿着图10A的垂直面C-C’的第一示例性半导体结构的垂直横截面图。
图10D是沿着图10A的垂直面D-D’的第一示例性半导体结构的垂直横截面图。
图11A是根据本公开的第一实施例的在形成接触层级(level)电介质层和各种接触过孔(via)结构之后的第一示例性半导体结构的自顶向下视图。
图11B是沿着图11A的垂直面B-B’的第一示例性半导体结构的垂直横截面图。
图11C是沿着图11A的垂直面C-C’的第一示例性半导体结构的垂直横截面图。
图12A是根据本公开的第二实施例的在形成一次性(disposable)栅极结构之后的第二示例性半导体结构的自顶向下视图。
图12B是沿着图12A的垂直面B-B’的第二示例性半导体结构的垂直横截面图。
图12C是沿着图12A的垂直面C-C’的第二示例性半导体结构的垂直横截面图。
图12D是沿着图12A的垂直面D-D’的第二示例性半导体结构的垂直横截面图。
图13A是根据本公开的第二实施例的在形成平面化电介质层和用替代栅极结构替代一次性栅极结构之后的第二示例性半导体结构的自顶向下视图。
图13B是沿着图13A的垂直面B-B’的第二示例性半导体结构的垂直横截面图。
图13C是沿着图13A的垂直面C-C’的第二示例性半导体结构的垂直横截面图。
图14A是根据本公开的第二实施例的在形成接触层级电介质层和各种接触过孔结构之后的第二示例性半导体结构的自顶向下视图。
图14B是沿着图14A的垂直面B-B’的第二示例性半导体结构的垂直横截面图。
图14C是沿着图14A的垂直面C-C’的第二示例性半导体结构的垂直横截面图。
图15A是根据本公开的第三实施例的在形成接触层级电介质层和各种接触过孔结构之后的第三示例性半导体结构的自顶向下视图。
图15B是沿着图15A的垂直面B-B’的第三示例性半导体结构的垂直横截面图。
图15C是沿着图15A的垂直面C-C’的第三示例性半导体结构的垂直横截面图。
图16A是根据本公开的第三实施例的在形成接触层级电介质层和各种接触过孔结构之后的第一示例性半导体结构的第一变型例的自顶向下视图。
图16B是沿着图16A的垂直面B-B’的第一示例性半导体结构的第一变型例的垂直横截面图。
图16C是沿着图16A的垂直面C-C’的第一示例性半导体结构的第一变型例的垂直横截面图。
图17A是根据本公开的第三实施例的在形成接触层级电介质层和各种接触过孔结构之后的第一示例性半导体结构的第二变型例的自顶向下视图。
图17B是沿着图17A的垂直面B-B’的第一示例性半导体结构的第二变型例的垂直横截面图。
图17C是沿着图17A的垂直面C-C’的第一示例性半导体结构的第二变型例的垂直横截面图。
图18A是根据本公开的第三实施例的在形成接触层级电介质层和各种接触过孔结构之后的第二示例性半导体结构的第一变型例的自顶向下视图。
图18B是沿着图18A的垂直面B-B’的第二示例性半导体结构的第一变型例的垂直横截面图。
图18C是沿着图18A的垂直面C-C’的第二示例性半导体结构的第一变型例的垂直横截面图。
图19A是根据本公开的第三实施例的在形成接触层级电介质层和各种接触过孔结构之后的第二示例性半导体结构的第二变型例的自顶向下视图。
图19B是沿着图19A的垂直面B-B’的第二示例性半导体结构的第二变型例的第二变型例的垂直横截面图。
图19C是沿着图19A的垂直面C-C’的第二示例性半导体结构的第二变型例的垂直横截面图。
图20A是根据本公开的第三实施例的在形成接触层级电介质层和各种接触过孔结构之后的第三示例性半导体结构的第一变型例的自顶向下视图。
图20B是沿着图20A的垂直面B-B’的第三示例性半导体结构的第一变型例的垂直横截面图。
图20C是沿着图20A的垂直面C-C’的第三示例性半导体结构的第一变型例的垂直横截面图。
图21A是根据本公开的第三实施例的在形成接触层级电介质层和各种接触过孔结构之后的第三示例性半导体结构的第二变型例的自顶向下视图。
图21B是沿着图21A的垂直面B-B’的第三示例性半导体结构的第二变型例的垂直横截面图。
图21C是沿着图21A的垂直面C-C’的第三示例性半导体结构的第二变型例的垂直横截面图。
具体实施方式
如上所述，本公开涉及应变半导体纳米线及其制造方法。现在参考附图详细描述本公开的各方面。注意，在不同实施例中，相同的参考标号表示相同的要素。附图未必按比例绘制。
参考图1A-1C，根据本公开第一实施例的第一示例性半导体结构包括绝缘体上半导体(SOI)衬底。该SOI衬底包括处理衬底(handle substrate)10、绝缘体层20和顶部半导体层30L。绝缘体层20是位于处理衬底10与顶部半导体层30L之间的掩埋绝缘体层。
处理衬底10可以包括半导体材料、绝缘体材料、导电材料、或其组合。处理衬底10向绝缘体层10和顶部半导体层30L提供机械支撑。处理衬底10可以具有50微米到2mm的厚度，但也可以采用更小和更大的厚度。
绝缘体层20包括诸如氧化硅、氮化硅、氧氮化硅和/或电介质金属氧化物的电介质材料。在一个实施例中，绝缘体层20可以是氧化硅层。绝缘体层20的厚度可以为5nm到500nm，但也可以采用更小和更大的厚度。
顶部半导体层30L包括半导体材料，该半导体材料可以是单晶材料、多晶半导体材料或非晶半导体材料。在一个实施例中，顶部半导体层30L包括单晶半导体材料，例如单晶元素半导体材料、至少两种元素半导体材料的单晶半导体材料、或单晶化合物半导体材料。顶部半导体层30L的厚度可以为5nm到500nm，但也可以采用更小和更大的厚度。
参考图2A-2C，对顶部半导体层30L进行构图(pattern)，以形成含鳍半导体部30’。具体地，光致抗蚀剂层37可被施加在顶部半导体层30L的顶面之上，并且可被光刻构图以使得构图的光致抗蚀剂层37的剩余部分具有通过具有均匀厚度的至少一个细长形状而横向连接的衬垫形状的对。光致抗蚀剂层37中的图形可通过各向异性蚀刻而被转移到顶部半导体层30L中，该各向异性蚀刻去除顶部半导体层30L的物理暴露部分。
含鳍半导体部30’是在将光致抗蚀剂层37中的图形转移到顶部半导体层30L中之后顶部半导体层30L的剩余部分。所述多个半导体鳍中的每一个可以整体具有均匀的宽度。在一个实施例中，每个半导体鳍在纵长侧壁对之间具有均匀的宽度w。如本文中所使用的，如果在横向平移时宽度不变，则宽度是均匀的。半导体鳍的“纵长”方向是指这样的水平方向：半导体鳍30沿着该水平方向具有最大横向范围。“纵长侧壁”是指沿着半导体鳍的纵长方向延伸的侧壁。每个半导体鳍的均匀宽度可以为5nm到300nm，但也可以采用更小和更大的尺寸。每个半导体鳍的高度可以为5nm到500nm，但也可以采用更小和更大的高度。在一个实施例中，含鳍半导体部30’的整体可以为单晶的。随后例如通过灰化，去除光致抗蚀剂层37。
参考图3A-3C，含鳍半导体部30’包括多个半导体鳍30F、与所述多个半导体鳍30F中的每一个的第一端毗连的第一半导体衬垫部30P1以及与所述多个半导体鳍30F中的每一个的第二端毗连的第二半导体衬垫部30P2。
通过采用第一和第二半导体衬垫部(30P1、30P2)作为蚀刻掩膜各向同性蚀刻绝缘体层20的表面部分，在第一和第二半导体衬垫部(30P1、30P2)下方形成两个基座部(PP1、PP2)。这两个基座部(PP1、PP2)包括在第一半导体衬垫部30P1下方形成的第一基座部PP1和在第二半导体衬垫部30P2下方形成的第二基座部PP2。由此，绝缘体层20包括伏于第一和第二半导体衬垫部(30P1、30P2)下方的两个基座部(PP1、PP2)。这两个基座部(PP1、PP2)在绝缘体层20的位于该两个基座部(PP1、PP2)之间的顶面上方突出。
采用含鳍半导体部30’作为蚀刻掩膜，使得绝缘体层20的物理暴露表面凹陷。可以采用对含鳍半导体部30’的半导体材料具有选择性的蚀刻化学来进行对绝缘体层20的物理暴露顶面的凹陷处理。例如，如果含鳍半导体部30’包括硅且绝缘体层20包括氧化硅，则可以采用使用氢氟酸的湿法蚀刻来使得绝缘体层20的物理暴露顶面凹陷。
使得绝缘体层20的物理暴露顶面凹陷的蚀刻可以是湿法蚀刻或干法蚀刻。可以通过采用含鳍半导体部30’作为蚀刻掩膜各向同性蚀刻绝缘体层20的物理暴露表面来进行对绝缘体层20的顶面的位于含鳍半导体部30’下方的部分的凹陷处理。在一个实施例中，使得绝缘体层20的物理暴露顶面凹陷的蚀刻可以是各向同性湿法蚀刻或各向同性干法蚀刻。
绝缘体层20的顶面的一部分在含鳍半导体部30’的周边部分下方凹陷。每个半导体鳍30F变为与绝缘体层20的凹陷表面垂直间隔开。在一个实施例中，在半导体鳍30F下方的绝缘体层20的顶面的物理暴露部分的凹陷处理可以在每个半导体鳍30F下方形成脊(ridge)。如本文中所使用的，脊是指两个表面相交处的线。在伏于半导体鳍30F下方的每个脊处相交的两个表面不是垂直的、不是水平的，而是相对于作为第一和第二半导体衬垫部与绝缘体层20的剩余部分之间的界面的表面法线的垂直线成大于0度且小于90度的角。如本文中所使用的，如果第一要素的整体如在水平横截面视图中限定的那样在第二要素的区域内且位于第二要素下方，则第一要素“伏于”第二要素“下方”。由此，绝缘体层20的顶面包括这样的脊：在该脊处，顶面的两个成角度的表面部分彼此毗连。该脊可在两个基座部(PP1、PP2)之间延伸。
每个半导体鳍30F可以为半导体纳米线。如本文中所使用的，“半导体纳米线”是指沿着一个方向具有细长尺寸且沿着与该细长尺寸垂直的方向具有不超过1000nm的尺寸的半导体材料部。每个半导体鳍30可以具有通过小于1000nm的均匀宽度间隔开的垂直侧壁的对，并且可以具有通过小于1000nm的均匀垂直距离间隔开的顶面和底面的对，并且可以具有大于该宽度和高度的长度。含鳍半导体部30’是包括多条半导体纳米线的半导体材料部。
每个脊沿所述多个半导体鳍30F的纵长方向延伸。对于每个半导体鳍30F，伏于该半导体鳍30F下方的脊可以形成在这样的垂直面内：该垂直面位于从包括半导体鳍30F的纵长侧壁对的两个垂直面中的每一个相同横向偏移处。换言之，该脊可以与包括上覆的半导体鳍30F的纵长侧壁的垂直面相距相等的距离。
第一半导体衬垫部30P1和第二半导体衬垫部30P2防止位于第一半导体衬垫部30P1和第二半导体衬垫部30P2的中心部分下方的绝缘体层20的蚀刻。每个半导体鳍30的第一端部的中心部分和第二端部的中心部分接触绝缘体层20的顶面的未凹陷部分。
参考图4A-4C，可以进行可选的退火处理以将所述多个半导体鳍30F转变成在与纵长方向垂直的垂直面内具有倒圆的(rounded)垂直横截面形状的多个半导体纳米线30N。在一个实施例中，该倒圆的垂直横截面形状可以为如图4C所示例的圆形。所述多个半导体鳍30F的倒圆成为具有倒圆的横截面形状的多条半导体纳米线30N可以通过例如在升高的温度下在氢气环境中退火来进行，该升高的温度可以例如在800摄氏度到1100摄氏度的范围内。
该退火处理可以形成半导体材料部30，该半导体材料部30包括第一半导体衬垫部30P1、与第一半导体衬垫部30P1横向间隔开的第二半导体衬垫部30P2、以及与第一和第二半导体衬垫部(30P1、30P2)的侧壁毗连且在绝缘体层20之上悬置的多条半导体纳米线30N。半导体材料部30是单个连续结构，即，连续的半导体材料部。
半导体纳米线30N的底面与下伏的(underlying)脊之间的垂直距离在本文中称为第一间隙距离G1。半导体纳米线30N的底面与绝缘体层20的顶面的平面凹陷部之间的垂直距离在本文中称为第二间隙距离G2。第二间隙距离G2大于第一间隙距离G1。
参考图5A和5B，在绝缘体层20和半导体材料部(30P1、30P2、30N)之上保形地(conformally)沉积平面化材料层40。例如，保形地沉积与绝缘体层20的电介质材料不同的可平面化电介质材料，并且随后采用第一和第二半导体衬垫部(30P1、30P2)的顶面作为停止表面，对该可平面化电介质材料进行平面化。所沉积的电介质材料的剩余平面化部分为平面化材料层40。
平面化材料层40可以包括诸如硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、多孔或非多孔有机硅酸盐玻璃(OSG)或氮化硅的电介质材料。平面化材料层40的材料是临时填充材料，即，随后要被去除的一次性填充材料。在一个实施例中，半导体纳米线30N的最顶面可以位于平面化材料层40的顶面的平面的下面。
参考图6A-6C，在平面化材料层40和半导体材料部(30P1、30P2、30N)之上施加光致抗蚀剂层47，并且对该光致抗蚀剂层47进行光刻构图以形成两个开口，这两个开口覆盖在第一和第二半导体衬垫部(30P1、30P2)上。在光致抗蚀剂层47中的这两个开口的周边从第一和第二半导体衬垫部(30P1、30P2)的周边向里横向偏移。
通过采用构图的光致抗蚀剂层47作为蚀刻掩膜蚀刻第一和第二半导体衬垫部(30P1、30P2)的材料，在第一半导体衬垫部30P1内形成第一沟槽31A，并且在第二半导体衬垫部30P2内形成第二沟槽31B。在一个实施例中，第一沟槽31A和第二沟槽31B可以具有基本垂直的侧壁。在一个实施例中，第一沟槽31A和第二沟槽31B的底面可以位于这样的平面上方：该平面包括位于绝缘体层20的第一和第二基座部(PP1、PP2)与第一和第二半导体衬垫部(30P1、30P2)之间的界面。随后例如通过灰化去除光致抗蚀剂层47。
参考图7A-7C，用应力产生材料填充第一和第二沟槽(31A、31B；参见图6A-6C)。在一个实施例中，第一和第二半导体衬垫部(30P1、30P2)可以包括单晶半导体材料，并且应力产生材料可以为与第一和第二半导体衬垫部(30P1、30P2)的单晶半导体材料外延对准的单晶材料。可以通过平面化工艺从包括第一和第二半导体衬垫部(30P1、30P2)的最顶面的水平面上方去除所沉积的单晶材料的过量部分，该平面化工艺可以为例如化学机械平面化。第一和第二沟槽(31A、31B；参见图6A-6C)内的所沉积的单晶材料的剩余部分在本文中分别称为第一应力产生材料部32A和第二应力产生材料部32B。
第一应力产生材料部32A被嵌入在第一半导体衬垫部30P1内的第一沟槽中，并且第二应力产生材料部32B被嵌入在第二半导体衬垫部30P2内的第二沟槽中。半导体纳米线30N可以通过由第一和第二应力产生材料部(30P1、30P2)产生的应力而沿着纵长方向发生应变。
第一和第二半导体衬垫部(30P1、30P2)可以包括第一单晶半导体材料，并且第一和第二应力产生材料部(32A、32B)可以包括与第一单晶半导体材料外延对准的第二单晶半导体材料。可以通过采用外延沉积工艺沉积第二单晶半导体材料来提供第二单晶半导体材料与第一单晶半导体材料的外延对准。本领域中已知各种用于单晶半导体材料的外延沉积工艺。
在一个实施例中，第一单晶半导体材料和第二单晶半导体材料可以被选择为使得：第一和第二单晶半导体材料具有相同的晶体结构，并且第二单晶半导体材料具有比第一单晶半导体材料小的晶格常数。例如，第一单晶半导体材料可以为硅，第二单晶半导体材料可以为硅-碳合金。或者，第一单晶半导体材料可以为硅-锗合金，第二单晶半导体材料可以为硅或具有更小锗浓度的另一硅-锗合金。再或者，第一和第二单晶半导体材料可以为化合物半导体材料，只要第二单晶半导体材料具有比第一单晶半导体材料小的晶格常数并且可利用外延对准将第二单晶半导体材料沉积在第一单晶半导体材料上即可。在这样的情况下，第一和第二应力产生材料部(32A、32B)可以沿着半导体纳米线30N的纵长方向向半导体纳米线30N施加拉伸应力。因而，在用该应力产生材料填充沟槽之后，半导体纳米线30N变为以拉伸应变而沿着纵长方向发生应变。在一个实施例中，为了在半导体纳米线30N中产生拉伸应变而向半导体纳米线30N施加的拉伸应力的大小可以在0.1GPa到15GPa的范围内，但也可以产生更小和更大的拉伸应力。
在另一实施例中，第一单晶半导体材料和第二单晶半导体材料可以被选择为使得：第一和第二单晶半导体材料具有相同的晶体结构，并且第二单晶半导体材料具有比第一单晶半导体材料大的晶格常数。例如，第一单晶半导体材料可以为硅，第二单晶半导体材料可以为硅-锗合金。或者，第一单晶半导体材料可以为硅-碳合金，第二单晶半导体材料可以为硅或具有更小锗浓度的另一硅-锗合金。再或者，第一和第二单晶半导体材料可以为化合物半导体材料，只要第二单晶半导体材料具有比第一单晶半导体材料大的晶格常数并且可利用外延对准将第二单晶半导体材料沉积在第一单晶半导体材料上即可。在这样的情况下，第一和第二应力产生材料部(32A、32B)可以沿着半导体纳米线30N的纵长方向向半导体纳米线30N施加压缩应力。因而，在用应力产生材料填充沟槽之后，半导体纳米线30N变为以压缩应变而沿着纵长方向发生应变。在一个实施例中，为了在半导体纳米线30N中产生压缩应变而向半导体纳米线30N施加的压缩应力的大小可以在0.1GPa到3GPa的范围内，但也可以产生更小和更大的压缩应力，只要在随后去除平面化材料层40后半导体纳米线30N不弯曲(buckle)即可。
参考图8A-8D，采用蚀刻工艺，相对于半导体材料部(30P1、30P2、30N)以及第一和第二应力产生材料部(32A、32B)选择性地去除平面化材料层40。在一个实施例中，用于去除平面化材料层40的蚀刻工艺可以对绝缘体层20的材料至少有部分选择性。如本文中所使用的，如果在蚀刻第一材料的蚀刻工艺期间第二材料的去除速率小于在该蚀刻工艺期间第一材料的去除速率的1/10，则该蚀刻工艺对第二材料有选择性。如本文中所使用的，如果在蚀刻第一材料的蚀刻工艺期间第二材料的去除速率不小于在该蚀刻工艺期间第一材料的去除速率的1/10且小于在该蚀刻工艺期间第一材料的去除速率的1/2，则该蚀刻工艺对第二材料有部分选择性。
例如，通过沉积栅极电介质层和栅极导体层的叠层、在栅极导体层之上施加光致抗蚀剂层并对光致抗蚀剂层进行构图、并且将光致抗蚀剂层中的图形转移到栅极导体层和栅极电介质层中，跨半导体纳米线30N形成栅极结构(50、52、50’)。
栅极电介质层可以包括半导体材料的电介质氧化物和/或电介质氮化物(例如氧化硅和/或氮化硅)，并且/或者可以包括电介质金属氧化物和/或电介质金属氮化物(例如HfO2、ZrO2、HfOxNy、ZrOxNy)或者本领域中已知的具有大于7.9的介电常数的任何其他高介电常数(高k)栅极电介质材料。可以通过热和/或等离子体氧化、热和/或等离子体氮化、原子层沉积(ALD)、化学气相沉积(CVD)、或其组合，形成栅极电介质层。栅极电介质层的厚度可以小于第二间隙距离G2(参见图4C)的1/2，并且可以为1nm到6nm，但也可以采用更小和更大的厚度。栅极导体层包括至少一种导电材料，其可以为至少一种掺杂的半导体材料和/或至少一种金属性材料。
在采用构图的光致抗蚀剂层作为蚀刻掩膜的蚀刻工艺期间，栅极导体层和栅极电介质层的物理暴露部分被去除。可以采用各向异性蚀刻和各向同性蚀刻的组合来从半导体纳米线30N的端部下方去除纵梁(stringer)。栅极导体层的剩余部分构成栅电极52，并且栅极电介质层的剩余部分构成栅极电介质50和栅极电介质材料部50’。栅极电介质材料部50’具有与栅极电介质50相同的厚度和组成，并且接触绝缘体层20的顶面。栅极结构(50、52、50’)包括栅极电介质50、栅电极52和栅极电介质材料部50’的组合。栅极电介质50横向包围每条半导体纳米线30N的一部分，并且栅电极52接触栅极电介质50。栅电极的一部分伏于半导体纳米线30N下方。栅极电介质材料部50’可以接触绝缘体层20的顶面。
参考图9A-9D，可以通过在半导体材料部(30P1、30P2、30N)、第一和第二应力产生材料部(32A、32B)、以及栅电极52上沉积保形电介质材料层，并且各向异性蚀刻该保形电介质材料层，来形成电介质间隔物(spacer)56。保形电介质材料层的剩余部分构成电介质间隔物56。电介质间隔物56包括横向包围栅电极52的第一电介质间隔物部、横向包围两个基座部(PP1、PP2)中的一个的第二电介质间隔物部以及横向包围两个基座部(PP1、PP2)中的另一个的第三电介质间隔物部。电介质间隔物56的整体被形成为单个连续的结构，并且第二电介质间隔物部和第三电介质间隔物部通过伏于半导体纳米线40N下方的另外的电介质间隔物部而被连接到第一电介质间隔物部。电介质间隔物56包括电介质材料，该电介质材料可以为氧化硅、氮化硅、多孔或非多孔的有机硅酸盐玻璃(OSG)、或者其组合。
参考图10A-10D，可以通过采用栅电极52和电介质间隔物56的组合作为注入掩膜进行离子注入，形成源极区(60S、62A)和漏极区(60D、62B)。如果半导体材料部(30P1、30P2、30N；参见图9A-9D)包括第一单晶半导体材料并且第一和第二应力产生材料部(32A、32B；参见图9A-9D)包括第二单晶半导体材料，则源极区(60S、62A)可以包括第一半导体材料源极部60S和第二半导体材料源极部62A，且漏极区(60D、62B)可以包括第一半导体材料漏极部60D和第二半导体材料漏极部62B。第一半导体材料源极部60S包括第一半导体衬垫部30P1(参见图9A和9C)的区域的整体以及半导体纳米线30N(参见图9A和9C)的端部。第一半导体材料漏极区60D包括第二半导体衬垫部30P2(参见图9A和9C)的区域的整体以及半导体纳米线30N(参见图9A和9C)的其他端部。第二半导体材料源极区62A包括与第一应力产生材料部32A相同的区域，并且第二半导体材料漏极区62B包括与第二应力产生材料部32B相同的区域。第二半导体材料源极区62A和第二半导体材料漏极区62B为与半导体材料部(60S、60D、60B)的半导体材料外延对准的应力产生材料部。
每个半导体鳍30的未注入部是体区60B。体区60B可以是未掺杂的或掺杂的。如果体区60B被掺杂有第一导电类型的掺杂剂，则源极区(60S、62A)和漏极区(60D、62B)可以被掺杂有与第一导电类型相反的第二导电类型的掺杂剂。
每个半导体鳍(30S、30B、30D)包括位于半导体鳍(30S、30B、30D)中且被栅极电介质50横向包围的体区30B、以及在半导体鳍(30S、30B、30D)内两个横向间隔开的界面处侧向接触体区30B的源极区30S和漏极区30D。
虽然描述了其中在形成电介质间隔物56之后进行用于形成源极区(60S、62A)和漏极区(60D、62B)的掺杂剂离子注入的实施例，但本文中也预期其中在形成电介质间隔物56之前进行离子注入的实施例。此外，可以在形成电介质间隔物56之前和/或之后采用多个离子注入工艺来形成源极区(60S、62A)和漏极区(60D、62B)。
可选地，可以通过直接在源极区(60S、62A)和漏极区(60D、62B)的表面上选择性外延另一掺杂的半导体材料，形成升高的(raised)源极区(未示出)和/或升高的漏极区(未示出)。
参考图11A-11C，在半导体材料部(60S、62A、60D)、第二半导体材料源极区62A、第二半导体材料漏极区62B、栅电极52以及电介质间隔物56之上沉积接触层级电介质层90。接触层级电介质层90包括诸如未掺杂的氧化硅、掺杂的氧化硅、氮化硅、多孔或非多孔的有机硅酸盐玻璃(OSG)、或其组合的电介质材料。接触层级电介质层90可以被平面化以形成平面的顶面。
可以贯穿接触层级电介质层90形成各种接触过孔结构(92S、92D、92G)。各种接触过孔结构(92S、92D、92G)可以包括例如源极侧接触过孔结构92S、漏极侧接触过孔结构92D以及栅极侧接触过孔结构92G。源极侧接触过孔结构92S可以接触源极区(60S、62A)，漏极侧接触过孔结构92D可以接触漏极区(60D、62B)，栅极侧接触过孔结构92G可以接触栅电极52。
参考图12A-12D，根据本公开的第二实施例的第二示例性半导体结构可以通过以与第一实施例相同的方式去除平面化材料层40并且形成一次性栅极结构152代替栅极结构(50、52、50’)，由图7A-7C的第一示例性半导体结构而得到。一次性栅极结构152可以通过沉积一次性栅极材料层并且对该一次性栅极材料层进行构图而形成。一次性栅极材料层可以包括诸如无定形碳的电介质材料、或者与半导体材料部(30P1、30P2、30N)以及第一和第二应力产生材料部(32A、32B)的半导体材料不同的半导体材料。在一个实施例中，一次性栅极材料可以包括锗或者具有大于50％的锗原子浓度的硅-锗合金。
可以通过在一次性栅极材料层之上施加光致抗蚀剂层并对该光致抗蚀剂层进行构图，并且在蚀刻工艺中将光致抗蚀剂层中的图形转移到一次性栅极材料层中，来进行对一次性栅极材料层的构图。蚀刻工艺可以包括各向异性蚀刻和各向同性蚀刻的组合。一次性栅极材料层的剩余部分构成一次性栅极结构152。
参考图13A-13C，与第一实施例一样地执行图9A-9D和10A-10D的处理步骤。在半导体材料部(30P1、30P2、30N)、第一和第二应力产生材料部(32A、32B)以及一次性栅极结构152(参见图12-12C)之上形成栅极层级电介质层70，并且随后采用一次性栅极结构152作为停止结构，对该栅极层级电介质层70进行平面化。栅极层级电介质层70包括诸如氧化硅和/或氮化硅的电介质材料。
对栅极层级电介质层70和体区60B的半导体材料有选择性地去除一次性栅极结构152以形成栅极腔。随后通过在栅极腔内沉积栅极电介质层和栅极导体层，形成栅极电介质150和栅电极152。例如通过平面化，从栅极层级电介质层70的顶面上方去除栅极电介质层和栅极导体层的过量部分。栅极电介质层的剩余部分构成栅极电介质150，栅极导体层的剩余部分构成栅电极152。第二实施例的栅极电介质150可以具有与第一实施例的栅极电介质50相同的组成。第二实施例的栅电极152可以具有与第一实施例的栅电极52相同的组成。
参考图14A-14C，在栅极层级电介质层70之上沉积接触层级电介质层190。接触层级电介质层190包括诸如未掺杂的氧化硅、掺杂的氧化硅、氮化硅、多孔或非多孔的有机硅酸盐玻璃(OSG)、或其组合的电介质材料。接触层级电介质层190可以被平面化以形成平面的顶面。
可以贯穿接触层级电介质层190以及可选地贯穿栅极层级电介质层70形成各种接触过孔结构(92S、92D、92G)。各种接触过孔结构(92S、92D、92G)可以包括例如源极侧接触过孔结构92S、漏极侧接触过孔结构92D以及栅极侧接触过孔结构92G。源极侧接触过孔结构92S可以接触源极区(60S、62A)，漏极侧接触过孔结构92D可以接触漏极区(60D、62B)，栅极侧接触过孔结构92G可以接触栅电极52。
参考图15A-15C，根据本公开的第三实施例的第三示例性半导体结构可以通过使在图6A-6C的处理步骤中的第一沟槽31A和第二沟槽31B延伸到第一和第二基座部(PP1、PP2)中，而由第一示例性半导体结构或第二示例性半导体结构得到。因此，第二半导体材料源极区62A和第二半导体材料漏极区62B可以分别延伸到绝缘体层20的第一和第二基座部(PP1、PP2)中。
参考图16A-16C，第一示例性半导体结构的第一变型例可以通过在光致抗蚀剂层47中的图形的修改，在与图6A-6C和7A-7C对应的处理步骤中省略第二半导体材料漏极部62B的形成，而由第一示例性半导体结构得到。在该情况下，在对光致抗蚀剂层47的构图期间，省去覆盖在第二半导体衬垫部30P2上的开口。第二半导体材料源极部62A可独自地沿着应变半导体纳米线的纵长方向施加纵向应力。
参考图17A-17C，第一示例性半导体结构的第二变型例可以通过在光致抗蚀剂层47中的图形的修改，在与图6A-6C和7A-7C对应的处理步骤中省略第二半导体材料源极部62A的形成，而由第一示例性半导体结构得到。在该情况下，在对光致抗蚀剂层47的构图期间，省去覆盖在第一半导体衬垫部30P1上的开口。第二半导体材料漏极部62B可独自地沿着应变半导体纳米线的纵长方向施加纵向应力。
参考图18A-18C，第二示例性半导体结构的第一变型例可以通过在光致抗蚀剂层47中的图形的修改，在与图6A-6C和7A-7C对应的处理步骤中省略第二半导体材料漏极部62B的形成，而由第二示例性半导体结构得到。在该情况下，在对光致抗蚀剂层47的构图期间，省去覆盖在第二半导体衬垫部30P2上的开口。第二半导体材料源极部62A可独自地沿着应变半导体纳米线的纵长方向施加纵向应力。
参考图19A-19C，第二示例性半导体结构的第二变型例可以通在光致抗蚀剂层47中的图形的修改，在与图6A-6C和7A-7C对应的处理步骤中省略第二半导体材料源极部62A的形成，而由第二示例性半导体结构得到。在该情况下，在对光致抗蚀剂层47的构图期间，省去覆盖在第一半导体衬垫部30P1上的开口。第二半导体材料漏极部62B可独自地沿着应变半导体纳米线的纵长方向施加纵向应力。
参考图20A-20C，第三示例性半导体结构的第一变型例可以通在光致抗蚀剂层47中的图形的修改，在与图6A-6C和7A-7C对应的处理步骤中省略第二半导体材料漏极部62B的形成，而由第三示例性半导体结构得到。在该情况下，在对光致抗蚀剂层47的构图期间，省去覆盖在第二半导体衬垫部30P2上的开口。第二半导体材料源极部62A可独自地沿着应变半导体纳米线的纵长方向施加纵向应力。
参考图21A-21C，第三示例性半导体结构的第二变型例可以通在光致抗蚀剂层47中的图形的修改，在与图6A-6C和7A-7C对应的处理步骤中省略第二半导体材料源极部62A的形成，而由第三示例性半导体结构得到。在该情况下，在对光致抗蚀剂层47的构图期间，省去覆盖在第一半导体衬垫部30P1上的开口。第二半导体材料漏极部62B可独自地沿着应变半导体纳米线的纵长方向施加纵向应力。
本公开的实施例的各种示例性半导体结构包括沿着应变半导体纳米线的纵长方向具有拉伸应变或压缩应变的应变半导体纳米线。半导体纳米线中的拉伸应变或压缩应变可以有利地被用于在各种示例性半导体结构内提高场效应晶体管中的少数载流子迁移率。
虽然已经就具体实施例描述了本公开，但鉴于上述描述很明显的是，大量替代、修改和变化对于本领域技术人员而言将是显而易见的。本文中描述的每个实施例可以单独地或与任何其他实施例组合地实施，除非另外明确声明或者很明显不能共存。因此，本公开旨在涵盖落入本公开的范围和精神和以下权利要求内的所有这样的替代、修改和变化。

Claims (9)

1.一种形成半导体结构的方法，包括：
在绝缘体层上形成半导体材料部，所述半导体材料部包括第一半导体衬垫部、与所述第一半导体衬垫部横向间隔开的第二半导体衬垫部、以及与所述第一和第二半导体衬垫部的侧壁毗连且悬置在所述绝缘体层之上的半导体纳米线，所述绝缘体层包括伏于所述第一和第二半导体衬垫部下方的两个基座部；
在所述第一和第二半导体衬垫部中的至少一者内形成至少一个沟槽；以及
通过用应力产生材料填充所述至少一个沟槽；
在所述绝缘体层之上沉积平面化材料层；
采用所述第一和第二半导体衬垫部的顶面作为停止表面，对所述平面化材料层进行平面化，
其中所述半导体纳米线通过由所述应力产生材料所产生的应力而沿着纵长方向发生应变。
2.根据权利要求1所述的方法，其中，所述两个基座部是通过采用所述第一和第二半导体衬垫部作为蚀刻掩膜对所述绝缘体层的表面部分进行各向同性蚀刻而形成的。
3.根据权利要求1所述的方法，还包括：
在所述平面化材料层之上施加光致抗蚀剂层；
在所述光致抗蚀剂层内构图出覆盖在所述第一或第二半导体衬垫部上的至少一个开口，其中所述至少一个沟槽中的每一个是通过采用所述构图的光致抗蚀剂层作为蚀刻掩膜对所述第一和第二半导体衬垫部中的一个的材料进行蚀刻而形成的。
4.根据权利要求3所述的方法，还包括：在所述至少一个沟槽内沉积所述应力产生材料之后，从所述第一和第二半导体衬垫部的所述顶面上方去除所述应力产生材料的过量部分。
5.根据权利要求1所述的方法，还包括：在用所述应力产生材料填充所述至少一个沟槽之后，去除所述平面化材料层。
6.根据权利要求1所述的方法，其中，所述第一和第二半导体衬垫部包含单晶半导体材料，并且所述应力产生材料是与所述单晶半导体材料外延对准的单晶材料。
7.根据权利要求1所述的方法，还包括：
栅极电介质，其横向包围所述半导体纳米线的一部分；以及
栅电极，其接触所述栅极电介质。
8.根据权利要求7所述的方法，还包括通过以下步骤形成栅极间隔物：
在所述半导体材料部和所述栅电极上沉积保形电介质材料层；以及
各向异性蚀刻所述保形电介质材料层，其中所述保形电介质材料层的剩余部分构成所述电介质间隔物。
9.根据权利要求1所述的方法，其中，通过用所述应力产生材料填充所述至少一个沟槽，所述半导体纳米线变为以拉伸应变沿着所述纵长方向发生应变。
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