CN104681536B - 三维堆叠封装芯片中的电感及其制备方法 - Google Patents
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Abstract
本发明揭示了一种三维堆叠封装芯片中的电感，包括：第一晶圆，包括第一衬底以及位于所述第一衬底一侧的第一电介质层，所述第一电介质层内形成有一电感，所述第一衬底背离所述第一电介质层的一侧设置有一开槽，所述开槽至少完全暴露出正对所述电感的所述第一电介质层；第二晶圆，包括第二衬底以及位于所述第二衬底一侧的第二电介质层；所述第一晶圆与所述第二晶圆键合在一起，其中，所述第一电介质层背离所述第一衬底的一侧与所述第二电介质层背离所述第二衬底的一侧相键合。本发明同时提高一种上述电感的制备方法。上述电感能够在不改变所述电感的频率的前提下，提高所述电感的Q值。
Description
技术领域
本发明涉及半导体制造技术领域，特别是涉及一种三维堆叠封装芯片中的电感及其制备方法。
背景技术
电感广泛应用于各种各样的集成电路应用中。芯片上电感为可将能量储存在由穿过其的电流所产生的磁场中的无源电组件。电感可为形如包括一个或一个以上“匝”的线圈的导体。所述匝将由流经所述导体的每一匝的电流所感应的磁场通量集中于所述电感匝内的“电感性”区域中。
匝的数目与匝的大小影响电感的电感量，然而，随着集成电路的高速发展，在芯片上需要集成更多的器件，使的器件的尺寸越来越小，从而限制了电感的匝数与匝的大小，造成电感的电感量不高。并且，在射频(RF)集成电路中，由于在衬底中需要注入较高浓度离子掺杂，使得衬底的电阻降低，造成射频(RF)集成电路中，电感的Q值相比下降。
在现有技术中，为了提高电感的Q值，在衬底与电感之间制备金属屏蔽层，以增加电感和地之间的电容，然而，该方法会降低所述电感的频率。
发明内容
本发明的目的在于，提供一种三维堆叠封装芯片中的电感，能够在不改变所述电感的频率的前提下，提高所述电感的Q值。
为解决上述技术问题，本发明提供一种三维堆叠封装芯片中的电感，包括：
第一晶圆，包括第一衬底以及位于所述第一衬底一侧的第一电介质层，所述第一电介质层内形成有一电感，所述第一衬底背离所述第一电介质层的一侧设置有一开槽，所述开槽至少完全暴露出正对所述电感的所述第一电介质层；
第二晶圆，包括第二衬底以及位于所述第二衬底一侧的第二电介质层；
所述第一晶圆与所述第二晶圆键合在一起，其中，所述第一电介质层背离所述第一衬底的一侧与所述第二电介质层背离所述第二衬底的一侧相键合。
进一步的，在所述三维堆叠封装芯片中的电感中，所述第二衬底的电阻率大于等于200Ω·cm。
进一步的，在所述三维堆叠封装芯片中的电感中，所述第二衬底为石英衬底或电阻率大于等于200Ω·cm的硅衬底。
进一步的，在所述三维堆叠封装芯片中的电感中，所述第一电介质层包括n层互连层，所述电感位于第n层互连层，n为大于等于2的正整数。
进一步的，在所述三维堆叠封装芯片中的电感中，第n-1层互连层内还设置有一通电结构，所述通电结构与所述电感通过连接塞连接。
进一步的，在所述三维堆叠封装芯片中的电感中，所述通电结构的图形所述电的图形相同。
进一步的，在所述三维堆叠封装芯片中的电感中，所述第一衬底背离所述第一电介质层的一侧设置有一保护层。
进一步的，在所述三维堆叠封装芯片中的电感中，所述第一电介质层和第二电介质层的材料均为氧化物。
进一步的，在所述三维堆叠封装芯片中的电感中，所述第一衬底的厚度为2μm～5μm。
进一步的，在所述三维堆叠封装芯片中的电感中，所述第二衬底的厚度为500μm～800μm。
根据本发明的另一面，还提供一种三维堆叠封装芯片中的电感的制备方法，包括：
提供一第一晶圆，所述第一晶圆包括第一衬底以及位于所述第一衬底一侧的第一电介质层，所述第一电介质层内形成有一电感；
提供一第二晶圆，包括第二衬底以及位于所述第二衬底一侧的第二电介质层；
将所述第一晶圆与所述第二晶圆键合在一起，其中，其中，所述第一电介质层背离所述第一衬底的一侧与所述第二电介质层背离所述第二衬底的一侧相键合；
在所述第一衬底背离所述第一电介质层的一侧制备一开槽，所述开槽至少完全暴露出正对所述电感的所述第一电介质层。
进一步的，在所述三维堆叠封装芯片中的电感的制备方法中，在所述第一衬底背离所述第一电介质层的一侧制备一开槽的步骤之前，还包括:
对所述第一衬底背离所述第一电介质层的一侧进行减薄；
在减薄后的所述第一衬底背离所述第一电介质层的一侧制备一保护层。
与现有技术相比，本发明提供的三维堆叠封装芯片中的电感具有以下优点：
1.在本发明提供的三维堆叠封装芯片中的电感中，在所述第一晶圆中，所述第一衬底背离所述第一电介质层的一侧设置有一开槽，所述开槽至少完全暴露出正对所述电感的所述第一电介质层，在不改变所述电感的频率的前提下，提高了所述电感的Q值；所述第一晶圆与所述第二晶圆键合在一起，所述第二晶圆的设置提高整个器件的机械强度；并且，所述三维堆叠封装芯片中的电感在制备的过程中，避免对所述第一晶圆进行过多的刻蚀等工艺，可以降低成本。
2.在本发明提供的三维堆叠封装芯片中的电感中，所述第二衬底的电阻率大于等于200Ω·cm，可以防止所述第二衬底漏电，实现整个器件的低功耗工作。
附图说明
图1为本发明一实施例中三维堆叠封装芯片中的电感的制备方法的流程图；
图2-图8为本发明一实施例的三维堆叠封装芯片中的电感的在制备过程中的芯片的剖面示意图。
具体实施方式
下面将结合示意图对本发明的三维堆叠封装芯片中的电感的制备方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于，提供一种三维堆叠封装芯片中的电感，包括：第一晶圆，包括第一衬底以及位于所述第一衬底一侧的第一电介质层，所述第一电介质层内形成有一电感，所述第一衬底背离所述第一电介质层的一侧设置有一开槽，所述开槽至少完全暴露出正对所述电感的所述第一电介质层；第二晶圆，包括第二衬底以及位于所述第二衬底一侧的第二电介质层；所述第一晶圆与所述第二晶圆键合在一起，其中，所述第一电介质层背离所述第一衬底的一侧与所述第二电介质层背离所述第二衬底的一侧相键合。
在所述第一晶圆中，所述第一衬底背离所述第一电介质层的一侧设置有一开槽，所述开槽至少完全暴露出正对所述电感的所述第一电介质层，在不改变所述电感频率的前提下，提高了所述电感的Q值；所述第一晶圆与所述第二晶圆键合在一起，所述第二晶圆的设置提高整个器件的机械强度；并且，所述三维堆叠封装芯片中的电感在制备的过程中，避免对所述第一晶圆进行过多的刻蚀等工艺，可以降低成本。
根据本发明的核心思想，还提供一种制备方法，如图1所示，包括：
步骤S11：提供一第一晶圆，所述第一晶圆包括第一衬底以及位于所述第一衬底一侧的第一电介质层，所述第一电介质层内形成有一电感；
步骤S12：提供一第二晶圆，包括第二衬底以及位于所述第二衬底一侧的第二电介质层；
步骤S13：将所述第一晶圆与所述第二晶圆键合在一起，其中，其中，所述第一电介质层背离所述第一衬底的一侧与所述第二电介质层背离所述第二衬底的一侧相键合；
步骤S14：在所述第一衬底背离所述第一电介质层的一侧制备一开槽，所述开槽至少完全暴露出正对所述电感的所述第一电介质层。
以下，请参阅图1-图8具体说明本发明的三维堆叠封装芯片中的电感及其制备方法，其中，图1为本发明一实施例中三维堆叠封装芯片中的电感的制备方法的流程图；图2-图8为本发明一实施例的三维堆叠封装芯片中的电感的在制备过程中的芯片的剖面示意图。
首先，如图2所示，进行步骤S11，提供一第一晶圆100，所述第一晶圆100包括第一衬底110以及位于所述第一衬底110一侧的第一电介质层120。所述第一衬底110一般为硅衬底，所述第一电介质层120的材料一般为氧化物。所述第一电介质层120内形成有一电感121，其中，所述第一晶圆100采用集成电路(integrated circuit)的工艺形成，所述第一电介质层120和电感121通过BEOL(后段制程)的互连工艺形成，具体的互连工艺为本领域的普通技术人员可以理解的，在此不作赘述。在本实施例中，所述第一电介质层120包括n层互连层，所述电感121位于第n层互连层Mn(又称顶层互连层，top metal)内，其中，n为大于等于2的正整数，在本发明的其它实施例中，所述电感121还可以位于其它互连层中。
较佳的，第n-1层互连层(Mn-1)内还设置有一通电结构123，所述通电结构123用于将所述电感121电性引出，所述通电结构123与所述电感121通过第一连接塞124连接。所述第一电介质层120背离所述第一衬底110的一侧设置有导电塞(图中未示)，所述导电塞连接所述电感121，用于将所述电感121电性引出。在本实施例中，所述通电结构123的图形与所述电感121的图形相同，即所述通电结构123的掩膜图形与所述电感121的掩膜图形相同，用所述第一连接塞124把所述电感121与通电结构123并联起来，有利于增加电感的有效厚度，提高电感的Q值。
此外，所述第一晶圆100还包括SoC芯片等，以将逻辑电路、分析电路、射频电路、传感器等器件，此为本领域的普通技术人员可以理解的，在图2中为具体示出。在图2中，所述第一晶圆100包括一金属结构125，用于连接垫片。
然后，如图3所示，进行步骤S12，提供一第二晶圆200，所述第二晶圆200包括第二衬底210以及位于所述第二衬底210一侧的第二电介质层220。所述第二衬底210的厚度约为500μm～800μm，例如600μm、700μm等等，所述第二电介质层220的材料一般为氧化物。较佳的，所述第二衬底210的电阻率大于等于200Ω·cm，可以防止所述第二衬底210漏电，实现整个器件的低功耗工作。优选的，所述第二衬底为石英衬底或电阻率大于等于200Ω·cm的硅衬底。
接着，如图4所示，进行步骤S13，将所述第一晶圆100与所述第二晶圆200键合在一起，其中，所述第一电介质层120背离所述第一衬底110的一侧与所述第二电介质层220背离所述第二衬底210的一侧相键合。
然后，如图5所示，对所述第一衬底110背离所述第一电介质层120的一侧进行减薄，将所述第一衬底110减薄至2μm～5μm的厚度，例如3μm、4μm等等。其中可以采用化学机械研磨及湿法刻蚀的方法对所述第一衬底110进行减薄。
随后，如图6所示，在减薄后的所述第一衬底110背离所述第一电介质层120的一侧制备一保护层130，所述保护层130的材料可以为氧化物或氮化物等。
接着，如图7所示，进行步骤S14，在所述第一衬底110背离所述第一电介质层120的一侧制备一开槽111，所述开槽111至少完全暴露出正对所述电感121的所述第一电介质层120。即所述第一电介质层120具有一电感区120a，所述电感121位于所述电感区120a内，所述开槽111至少完全暴露出所述电感区120a。
在本实施例中，还可以制备垫片等结构，如图7所示，在制备所述开槽111的同时，在所述第一衬底110背离所述第一电介质层120的一侧制备另一开槽112，所述开槽112暴露出所述第一电介质层120，所述开槽112正对所述金属结构125，一用于制备垫片(pad)。
最后，如图8所示，在最终形成的三维堆叠封装芯片的器件结构中，所述第一晶圆100与所述第二晶圆200键合在一起，所述第一衬底110背离所述第一电介质层120的一侧设置有所述开槽111，所述开槽111至少完全暴露出正对所述电感121的所述第一电介质层120，以防止漏电。从而，在不改变所述电感121的频率的前提下，提高了所述电感121在整个器件中的Q值；所述第一晶圆100与所述第二晶圆2000键合在一起，所述第二晶圆200的设置提高整个器件的机械强度；并且，所述三维堆叠封装芯片在制备的过程中，避免对所述第一晶圆100进行过多的刻蚀等工艺，可以降低成本。
在三维堆叠封装芯片中，所述开槽112内设置有一垫片310，所述垫片310填充连接孔311与所述金属结构125连接，用于向所述第一晶圆100中的各种器件通电。
本发明的较佳实施例如上所示，但是，本发明并不限于上述公开的范围，例如：
在本发明的其它实施例中，所述开槽111内还可以填充电解质材料，以进一步增强所述三维堆叠封装芯片的机械强度，并避免漏电。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (12)
1.一种三维堆叠封装芯片中的电感的制备方法，其特征在于，包括：
提供一第一晶圆，所述第一晶圆包括第一衬底以及位于所述第一衬底一侧的第一电介质层，所述第一电介质层内形成有一电感；
提供一第二晶圆，包括第二衬底以及位于所述第二衬底一侧的第二电介质层；
将所述第一晶圆与所述第二晶圆键合在一起，其中，所述第一电介质层背离所述第一衬底的一侧与所述第二电介质层背离所述第二衬底的一侧相键合；
对所述第一衬底背离所述第一电介质层的一侧进行减薄；
在减薄后的第一衬底背离所述第一电介质层的一侧制备一开槽，所述开槽至少完全暴露出正对所述电感的所述第一电介质层。
2.如权利要求1所述的三维堆叠封装芯片中的电感的制备方法，其特征在于，在减薄后的第一衬底背离所述第一电介质层的一侧制备一开槽的步骤之前，还包括:
在减薄后的所述第一衬底背离所述第一电介质层的一侧制备一保护层。
3.一种三维堆叠封装芯片中的电感，其特征在于，采用如权利要求1-2中任一项所述的的制备方法进行制备，包括：
第一晶圆，包括第一衬底以及位于所述第一衬底一侧的第一电介质层，所述第一电介质层内形成有一电感，所述第一衬底背离所述第一电介质层的一侧设置有一开槽，所述开槽至少完全暴露出正对所述电感的所述第一电介质层；
第二晶圆，包括第二衬底以及位于所述第二衬底一侧的第二电介质层；
所述第一晶圆与所述第二晶圆键合在一起，其中，所述第一电介质层背离所述第一衬底的一侧与所述第二电介质层背离所述第二衬底的一侧相键合。
4.如权利要求3所述的三维堆叠封装芯片中的电感，其特征在于，所述第二衬底的电阻率大于等于200Ω·cm。
5.如权利要求4所述的三维堆叠封装芯片中的电感，其特征在于，所述第二衬底为石英衬底或电阻率大于等于200Ω·cm的硅衬底。
6.如权利要求3所述的三维堆叠封装芯片中的电感，其特征在于，所述第一电介质层包括n层互连层，所述电感位于第n层互连层，n为大于等于2的正整数。
7.如权利要求6所述的三维堆叠封装芯片中的电感，其特征在于，第n-1层互连层内还设置有一通电结构，所述通电结构与所述电感通过连接塞连接。
8.如权利要求7所述的三维堆叠封装芯片中的电感，其特征在于，所述通电结构的图形与所述电感的图形相同。
9.如权利要求3所述的三维堆叠封装芯片中的电感，其特征在于，所述第一衬底背离所述第一电介质层的一侧设置有一保护层。
10.如权利要求3所述的三维堆叠封装芯片中的电感，其特征在于，所述第一电介质层和第二电介质层的材料均为氧化物。
11.如权利要求3所述的三维堆叠封装芯片中的电感，其特征在于，所述第一衬底的厚度为2μm～5μm。
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Legal Events
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| C06 | Publication | ||
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
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Address after: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province Patentee after: Wuhan Xinxin Integrated Circuit Co.,Ltd. Country or region after: China Address before: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province Patentee before: Wuhan Xinxin Semiconductor Manufacturing Co.,Ltd. Country or region before: China |
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| CP03 | Change of name, title or address |