CN206059436U - 集成型磁开关 - Google Patents
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Abstract
本实用新型提供了一种集成型磁开关，包括：ASIC电路；形成于所述ASIC电路上的第一介质层；形成于所述第一介质层上的多个磁电阻条；形成于所述第一介质层上的第一金属层，所述第一金属层包括第一金属互连线和电极部，所述第一金属互连线连接所述多个磁电阻条以组成惠斯通电桥结构，所述电极部形成所述惠斯通电桥结构的电极；形成于所述第一介质层上的第二介质层，所述第二介质层和所述第一介质层同时露出所述部分ASIC电路，所述第二介质层还露出所述电极；及形成于所述第二介质层上的第二金属层，所述第二金属层包括第二金属互连线，所述第二金属互连线连接所述部分ASIC电路及所述电极。极大的减小所形成的集成型磁开关的体积。
Description
技术领域
本实用新型涉及半导体制造技术领域，特别涉及一种集成型磁开关。
背景技术
磁开关是一种通过磁场信号进行开关控制的元器件。磁场信号具有很强的穿透力，可以穿透大多数材料，如玻璃、塑料、木材、岩石、尘埃以及不导磁的金属等，进而实现信号的传递。磁开关以其独特的优势广泛应用于各类非接触式控制系统中，应用领域涉及安防、医疗、军事、工业控制、交通运输、智能家居等。
当前常见的磁开关主要有两大类，一类是非集成型磁开关，如干簧管、电磁感应线圈等；另一类是集成型磁开关，这类磁开关是由磁敏感元件(主要包括磁电阻条)和集成电路相结合制成的，其中磁敏感元件(主要包括磁电阻条)使用的技术包含霍尔效应、各项异性磁阻效应(AMR)、巨磁阻效应(GMR)、隧穿磁阻效应(TMR)。非集成型磁开关体积大、灵敏度低，正逐渐被体积小、性能更好且可靠性更高的集成型磁开关所取代。
目前的集成型磁开关，很多是由磁传感器芯片和集成电路芯片合封制成的，这种集成型磁开关仍旧存在体积较大的问题。因此，如何进一步降低磁开关的体积仍是本领域技术人员需要解决的一个技术问题。
实用新型内容
本实用新型的目的在于提供一种集成型磁开关，以解决现有的磁开关体积仍较大的问题。
为解决上述技术问题，本实用新型提供一种集成型磁开关，所述集成型磁开关包括：
ASIC电路；
形成于所述ASIC电路上的第一介质层；
形成于所述第一介质层上的多个磁电阻条；
形成于所述第一介质层上的第一金属层，所述第一金属层包括第一金属互连线和电极部，所述第一金属互连线连接所述多个磁电阻条以组成惠斯通电桥结构，所述电极部形成所述惠斯通电桥结构的电极；
形成于所述第一介质层上的第二介质层，所述第二介质层和所述第一介质层同时露出所述部分ASIC电路，所述第二介质层还露出所述电极；及
形成于所述第二介质层上的第二金属层，所述第二金属层包括第二金属互连线，所述第二金属互连线连接所述部分ASIC电路及所述电极。
可选的，在所述的集成型磁开关中，所述第一金属层包括第一钛金属层及位于所述第一钛金属层上的第一铝金属层。
可选的，在所述的集成型磁开关中，所述第一钛金属层的厚度为100埃～500埃，所述第一铝金属层的厚度为5000埃～10000埃。
可选的，在所述的集成型磁开关中，所述磁电阻条基于AMR、GMR或者TMR中的一种磁阻效应。
可选的，在所述的集成型磁开关中，所述磁电阻条包括坡莫合金薄膜。
可选的，在所述的集成型磁开关中，所述磁电阻条的厚度为10nm～90nm。
可选的，在所述的集成型磁开关中，所述第一介质层的材料为氧化硅。
可选的，在所述的集成型磁开关中，所述第一介质层的厚度为8000埃～12000埃。
可选的，在所述的集成型磁开关中，所述第二介质层的材料为氧化硅。
可选的，在所述的集成型磁开关中，所述第二介质层的厚度为8000埃～12000埃。
可选的，在所述的集成型磁开关中，所述第二金属层还包括压焊盘。
可选的，在所述的集成型磁开关中，所述第二金属层包括第二钛金属层、位于所述第二钛金属层上的第二铝金属层及位于所述第二铝金属层上的氮化钛层。
可选的，在所述的集成型磁开关中，所述第二钛金属层的厚度为100埃～500埃，所述第二铝金属层的厚度为12000埃～25000埃，所述氮化钛层的厚度为100埃～500埃。
可选的，在所述的集成型磁开关中，所述集成型磁开关还包括：
形成于所述第二介质层上的钝化层。
可选的，在所述的集成型磁开关中，所述钝化层的材料为氧化硅、氮化硅、氮氧化硅或者聚酰亚胺。
可选的，在所述的集成型磁开关中，当所述钝化层的材料为氧化硅、氮化硅或者氮氧化硅时，所述钝化层的厚度为10000埃～15000埃；当所述钝化层的材料为聚酰亚胺时，所述钝化层的厚度为2微米～5微米。
可选的，在所述的集成型磁开关中，所述第一介质层平坦化所述ASIC电路并隔离所述ASIC电路与惠斯通电桥结构；所述第二介质层平坦化所述惠斯通电桥结构并隔离所述惠斯通电桥结构与第二金属层。
可选的，在所述的集成型磁开关中，所述ASIC电路包括放大电路模块、迟滞比较电路模块及反相器输出模块。
在本实用新型提供的集成型磁开关中，通过半导体工艺将磁电阻条制作于ASIC电路上，由此可以极大的减小所形成的集成型磁开关的体积。
附图说明
图1是本实用新型实施例的集成型磁开关工作原理示意图；
图2是本实用新型实施例的集成型磁开关的结构示意图；
图3是图2中惠斯通电桥结构部分的俯视示意图；
图4至图8是本实用新型实施例的集成型磁开关的制造过程中所形成的器件的结构示意图。
具体实施方式
以下结合附图和具体实施例对本实用新型提出的一种集成型磁开关作进一步详细说明。根据下面说明和权利要求书，本实用新型的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本实用新型实施例的目的。特别的，各附图需要展示的侧重点不同，往往都采用了不同的比例。
请参考图1，其为本实用新型实施例的集成型磁开关工作原理示意图。如图1所示，在本申请实施例中，通过半导体工艺将磁电阻条20制作于ASIC电路10上，由此可以极大的减小所形成的集成型磁开关的体积。具体的，通过磁电阻条20把磁信号转换成电信号，所述ASIC电路10依据接收的电信号输出高电平或者低电平，从而实现开关功能。进一步的，所述ASIC电路10包括放大电路模块、迟滞比较电路模块及反相器输出模块，在此，磁电阻条20把磁信号转换成电信号，ASIC电路10对电信号进行放大、比较和输出，当电信号大于阈值时，输出高电平；当电信号小于阈值时，输出低电平，即实现开关功能。
接着请参考图2，其为本实用新型实施例的集成型磁开关的结构示意图。如图2所示，在本申请实施例中，所述集成型磁开关1包括：ASIC电路10；形成于所述ASIC电路10上的第一介质层40；形成于所述第一介质层40上的多个磁电阻条20；形成于所述第一介质层40上的第一金属层(图2中未标示出)，所述第一金属层(结构上)包括第一金属互连线21和电极部22，所述第一金属互连线21连接所述多个磁电阻条以组成惠斯通电桥结构，所述电极部22形成所述惠斯通电桥结构的电极22；形成于所述第一介质层40上的第二介质层50，所述第二介质层50和所述第一介质层40同时露出所述部分ASIC电路10，所述第二介质层50还露出所述电极22；及形成于所述第二介质层50上的第二金属层(图2中未标示出)，所述第二金属层(结构上)包括第二金属互连线30，所述第二金属互连线30连接所述部分ASIC电路10及所述电极22。
需要说明的是，在本申请实施例中，所述第一金属互连线21起到连接所述多个磁电阻条以组成惠斯通电桥结构的作用，其具体结构形式可以是多种多样的，本申请实施例对此不作限定。
请参考图3，其为图2中惠斯通电桥结构部分的俯视示意图。如图2和图3所示，所述第一金属互连线21连接所述多个磁电阻条20以组成惠斯通电桥结构，所述电极部22形成所述惠斯通电桥结构的电极22，在此，所述惠斯通电桥结构的电极22为四个，其中，所述惠斯通电桥结构的四个电极22分别接VCC、GND、V+及V-，在此，通过四个电极22侧分别标注VCC、GND、V+及V-以示意性的表示出了四个电极22分别接VCC、GND、V+及V-的方式。
在本申请实施例中，所述磁电阻条20基于AMR、GMR或者TMR中的一种磁阻效应。具体的，所述磁电阻条20包括坡莫合金薄膜，进一步的，基于AMR、GMR或者TMR磁阻效应的需要，所述磁电阻条20还可包括其他膜层，例如，缓冲层等。优选的，所述磁电阻条的厚度为10nm～90nm，由此可以得到高质量的磁电阻条20。
进一步的，所述第一金属层(材料上)包括第一钛金属层及位于所述第一钛金属层上的第一铝金属层。通过所述第一钛金属层可以提高所述第一铝金属层与所述磁电阻条20之间的连接效果。优选的，所述第一钛金属层的厚度为100埃～500埃，所述第一铝金属层的厚度为5000埃～10000埃。
请继续参考图2，在本申请实施例中，所述第一介质层40的材料为氧化硅；所述第一介质层40的厚度为8000埃～12000埃，例如所述第一介质层40的厚度为8000埃、8500埃、9000埃、10000埃、11000埃或者12000埃。所述第一介质层40平坦化所述ASIC电路10并隔离所述ASIC电路10与惠斯通电桥结构。
在本申请实施例中，所述第二介质层50的材料为氧化硅；所述第二介质层50的厚度为8000埃～12000埃，例如所述第二介质层50的厚度为8000埃、8500埃、9000埃、10000埃、11000埃或者12000埃。所述第二介质层50平坦化所述惠斯通电桥结构并隔离所述惠斯通电桥结构与第二金属层。
进一步的，所述第二金属层(结构上)还包括压焊盘31。通过所述压焊盘31便于所述集成型磁开关1的封装。
其中，所述第二金属层(材料上)为多层结构，具体包括第二钛金属层、位于所述第二钛金属层上的第二铝金属层及位于所述第二铝金属层上的氮化钛层。在此，通过所述第二钛金属层提高所述第二铝金属层的互连效果，通过所述氮化钛层防止所述第二铝金属层中铝离子的扩散。优选的，所述第二钛金属层的厚度为100埃～500埃，所述第二铝金属层的厚度为12000埃～25000埃，所述氮化钛层的厚度为100埃～500埃。
进一步的，所述集成型磁开关1还包括钝化层60，所述钝化层60位于所述第二介质层50上。进一步的，所述钝化层60还覆盖所述第二金属互连线30，在此，所述钝化层60仅露出压焊盘31。通过所述钝化层60能够很好地保护所述集成型磁开关1中的结构，提高所述集成型磁开关1的质量与可靠性。其中，所述钝化层60的材料可以为氧化硅、氮化硅、氮氧化硅或者聚酰亚胺。较佳的，当所述钝化层60的材料为氧化硅、氮化硅或者氮氧化硅时，所述钝化层60的厚度为10000埃～15000埃；当所述钝化层60的材料为聚酰亚胺时，所述钝化层60的厚度为2微米～5微米。在此，根据各材料的保护性能不同，选择不同的厚度，从而提高对于所述集成型磁开关1中的结构的保护。
相应的，本实施例还提供一种上述集成型磁开关的的制造方法。具体的，可参考图4至图8，其为本实用新型实施例的集成型磁开关的制造过程中所形成的器件的结构示意图。
如图4所示，首先，提供ASIC电路10，在本申请实施例中，所述ASIC电路10包括放大电路模块、迟滞比较电路模块及反相器输出模块。具体的，所述ASIC电路10可通过现有的CMOS工艺形成，本申请实施例对此不再赘述。
如图5所示，在本申请实施例中，接着，先在所述ASIC电路10上形成第一介质层40，其中，所述第一介质层40可通过化学气相沉积等工艺形成。优选的，沉积所述第一介质层40后，还对所述第一介质层40执行平坦化工艺。具体的，可通过化学机械抛光工艺或者回刻工艺平坦化所述第一介质层40。在本申请实施例中，所述第一介质层40的材料为氧化硅，所述第一介质层40的厚度为8000埃～12000埃。
在本申请实施例中，接着在所述第一介质层40上形成多个磁电阻条20。请继续参考图5，所述磁电阻条20基于AMR、GMR或者TMR中的一种磁阻效应。所述磁电阻条20包括坡莫合金薄膜。优选的，所述磁电阻条20的厚度为10nm～90nm。
接着，在所述磁电阻条20上形成光刻胶24，其中，所述光刻胶24覆盖所述磁电阻条20及露出的部分第一介质层40。
接着，请参考图6，在申请实施例中，对所述光刻胶24执行光刻及显影工艺，得到图案化的光刻胶24’，优选的，所述图案化的光刻胶24’为倒台面结构(即所述图案化的光刻胶24’靠近所述第一介质层40的表面积比远离所述第一介质层40的表面积小)，所述图案化的光刻胶24’露出部分磁电阻条20以及部分第一介质层40。
如图7，接着，形成金属材料层26，所述金属材料层26覆盖露出的部分磁电阻条20及图案化的光刻胶24’。在本申请实施例中，通过蒸发工艺形成所述金属材料层26。
接着，如图8所示，剥离所述图案化的光刻胶24’及其上的部分金属材料层26以形成第一金属层，所述第一金属层(结构上)包括第一金属互连线21和电极部22，所述第一金属互连线21连接所述多个磁电阻条20以组成惠斯通电桥结构，所述电极部22形成所述惠斯通电桥结构的电极22。在本申请实施例中，所述第一金属层采用剥离工艺形成，从而有效地避开了连接孔刻蚀、连接金属淀积前的溅射刻蚀时对磁电阻条20的损伤(磁电阻条20由于非常薄，厚度通常为10nm～90nm，因此若采用刻蚀形成第一金属层的话，易于对其造成损伤)，即提高了所形成的磁电阻条的质量与可靠性。
优选的，通过施加超声波的剥离液剥离所述图案化的光刻胶24’及其上的部分金属材料层26。由此，可以提高对于所述图案化的光刻胶24’的剥离效果，同时，也能提高所形成的第一金属层的质量。在此，所述第一金属层(材料上)包括第一钛金属层及位于所述第一钛金属层上的第一铝金属层，其中，所述第一钛金属层的厚度为100埃～500埃，所述第一铝金属层的厚度为5000埃～10000埃。
接着，可相应参考图2，形成第二介质层50，所述第二介质层50位于所述第一介质层40上，其中，所述第二介质层50和所述第一介质层40同时露出部分ASIC电路10，所述第二介质层50还露出所述电极22。在此，可通过刻蚀工艺使得所述第二介质层50具有多个接触孔，同时使得所述第一介质层40具有多个接触孔，从而露出部分ASIC电路10及所述电极22。其中，所述第二介质层50的材料为氧化硅，所述第二介质层50的厚度为8000埃～12000埃。
请继续参考图2，接着，形成第二金属层，所述第二金属层(结构上)包括第二金属互连线30，所述第二金属互连线30连接所述部分ASIC电路10及所述电极22。其中，所述第二金属层可通过溅射工艺、光刻工艺及刻蚀工艺形成。在此，所述第二金属层(结构上)还包括压焊盘31。较佳的，所述第二金属层(材料上)包括第二钛金属层、位于所述第二钛金属层上的第二铝金属层及位于所述第二铝金属层上的氮化钛层，其中，所述第二钛金属层的厚度为100埃～500埃，所述第二铝金属层的厚度为12000埃～25000埃，所述氮化钛层的厚度为100埃～500埃。
最后，可通过沉积工艺形成钝化层60，所述钝化层60位于所述第二介质层50上。进一步的，所述钝化层60还覆盖所述第二金属互连线30。通过所述钝化层60能够很好地保护所述集成型磁开关1中的结构，提高所述集成型磁开关1的质量与可靠性。其中，所述钝化层60的材料可以为氧化硅、氮化硅、氮氧化硅或者聚酰亚胺。较佳的，当所述钝化层60的材料为氧化硅、氮化硅或者氮氧化硅时，所述钝化层60的厚度为10000埃～15000埃；当所述钝化层60的材料为聚酰亚胺时，所述钝化层60的厚度为2微米～5微米。
综上可见，在本实用新型实施例提供的集成型磁开关中，通过半导体工艺将磁电阻条制作于ASIC电路上，由此可以极大的减小所形成的集成型磁开关的体积。进一步的，采用剥离工艺形成第一金属层，从而有效地避开了连接孔刻蚀、连接金属淀积前的溅射刻蚀时对磁电阻条的损伤，即提高了所形成的集成型磁开关的质量与可靠性。
上述描述仅是对本实用新型较佳实施例的描述，并非对本实用新型范围的任何限定，本实用新型领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (18)
1.一种集成型磁开关，其特征在于，所述集成型磁开关包括：
ASIC电路；
形成于所述ASIC电路上的第一介质层；
形成于所述第一介质层上的多个磁电阻条；
形成于所述第一介质层上的第一金属层，所述第一金属层包括第一金属互连线和电极部，所述第一金属互连线连接所述多个磁电阻条以组成惠斯通电桥结构，所述电极部形成所述惠斯通电桥结构的电极；
形成于所述第一介质层上的第二介质层，所述第二介质层和所述第一介质层同时露出部分所述ASIC电路，所述第二介质层还露出所述电极；及
形成于所述第二介质层上的第二金属层，所述第二金属层包括第二金属互连线，所述第二金属互连线连接所述部分ASIC电路及所述电极。
2.如权利要求1所述的集成型磁开关，其特征在于，所述第一金属层包括第一钛金属层及位于所述第一钛金属层上的第一铝金属层。
3.如权利要求2所述的集成型磁开关，其特征在于，所述第一钛金属层的厚度为100埃～500埃，所述第一铝金属层的厚度为5000埃～10000埃。
4.如权利要求1所述的集成型磁开关，其特征在于，所述磁电阻条基于AMR、GMR或者TMR中的一种磁阻效应。
5.如权利要求4所述的集成型磁开关，其特征在于，所述磁电阻条包括坡莫合金薄膜。
6.如权利要求1所述的集成型磁开关，其特征在于，所述磁电阻条的厚度为10nm～90nm。
7.如权利要求1所述的集成型磁开关，其特征在于，所述第一介质层的材料为氧化硅。
8.如权利要求7所述的集成型磁开关，其特征在于，所述第一介质层的厚度为8000埃～12000埃。
9.如权利要求1所述的集成型磁开关，其特征在于，所述第二介质层的材料为氧化硅。
10.如权利要求9所述的集成型磁开关，其特征在于，所述第二介质层的厚度为8000埃～12000埃。
11.如权利要求1所述的集成型磁开关，其特征在于，所述第二金属层还包括压焊盘。
12.如权利要求1所述的集成型磁开关，其特征在于，所述第二金属层包括第二钛金属层、位于所述第二钛金属层上的第二铝金属层及位于所述第二铝金属层上的氮化钛层。
13.如权利要求12所述的集成型磁开关，其特征在于，所述第二钛金属层的厚度为100埃～500埃，所述第二铝金属层的厚度为12000埃～25000埃，所述氮化钛层的厚度为100埃～500埃。
14.如权利要求1所述的集成型磁开关，其特征在于，所述集成型磁开关还包括：
形成于所述第二介质层上的钝化层。
15.如权利要求14所述的集成型磁开关，其特征在于，所述钝化层的材料为氧化硅、氮化硅、氮氧化硅或者聚酰亚胺。
16.如权利要求15所述的集成型磁开关，其特征在于，当所述钝化层的材料为氧化硅、氮化硅或者氮氧化硅时，所述钝化层的厚度为10000埃～15000埃；当所述钝化层的材料为聚酰亚胺时，所述钝化层的厚度为2微米～5微米。
17.如权利要求1～16中任一项所述的集成型磁开关，其特征在于，所述第一介质层平坦化所述ASIC电路并隔离所述ASIC电路与惠斯通电桥结构；所述第二介质层平坦化所述惠斯通电桥结构并隔离所述惠斯通电桥结构与第二金属层。
18.如权利要求1～16中任一项所述的集成型磁开关，其特征在于，所述ASIC电路包括放大电路模块、迟滞比较电路模块及反相器输出模块。
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| CN201621110262.4U CN206059436U (zh) | 2016-10-10 | 2016-10-10 | 集成型磁开关 |
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| CN201621110262.4U CN206059436U (zh) | 2016-10-10 | 2016-10-10 | 集成型磁开关 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106229406A (zh) * | 2016-10-10 | 2016-12-14 | 杭州士兰集成电路有限公司 | 集成型磁开关及其制造方法 |
| CN110631611A (zh) * | 2019-09-20 | 2019-12-31 | 贵州雅光电子科技股份有限公司 | 一种amr传感器芯片敏感单元结构 |
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2016
- 2016-10-10 CN CN201621110262.4U patent/CN206059436U/zh active Active
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| CN110631611A (zh) * | 2019-09-20 | 2019-12-31 | 贵州雅光电子科技股份有限公司 | 一种amr传感器芯片敏感单元结构 |
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|---|---|---|---|
| GR01 | Patent grant | ||
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