CN107171532A - 功率模块 - Google Patents

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Abstract

本发明是公开一种功率模块,包括磁性组件、开关元件、第一上导接部及第一侧壁导接线路。其中磁性组件包括第一磁芯、第二磁芯以及容置空间。第一磁芯具有第一上表面、第一下表面及多个第一侧壁通孔。第二磁芯与第一磁芯相组接。容置空间形成于第一磁芯及第二磁芯之间。开关元件设置于第一磁芯的第一上表面,且位于该容置空间之内。第一上导接部设置于第一磁芯的第一上表面,且电连接至开关元件。第一侧壁导接线路设置于第一侧壁通孔,且电连接于第一上导接部。本发明同时整合磁性组件与开关元件,使功率模块可实现高效率及高功率密度,以有效降低功率模块对系统主机板资源的占用,进一步提高功率模块产品的竞争力。

Description

功率模块
技术领域
本发明涉及一种功率模块,特别涉及一种具整合磁性组件的功率模块。
背景技术
随着人类智慧化生活要求的提升以及对智能产品制造要求的提高、物联网等的兴起,社会对信息传输以及数据处理的需求也日益旺盛。其中针对集中式的数据处理中心而言,其最主要的关键单元即为服务器,而此类服务器的主机板则通常由中央处理单元(CPU)、芯片组(Chipsets)、存储器等等数据处理数字芯片和其供电电源及必要周边元件所组成。然而随着单位体积内服务器处理能力的提升,也意味着这类数字芯片的数量、集成度亦随之提升,进而导致空间占用率和功耗的提升。因此,系统为这些数字芯片所提供的电源(因为与数据处理芯片同在一块主机板上,又称主机板电源),就被期望有更高的效率,更高的功率密度和更小的体积,来支持整个服务器乃至整个数据中心的节能和占用面积的缩减。
由于前述数字芯片的供电要求通常以低电压及大电流为之,而为了减少输出引线的损耗和阻抗影响,多于主机板的位置上为其设置直接供电的电源,以尽量靠近数字芯片。因此,这类直接为芯片供电的电源,即被称为点电源(Point of the Load,POL)。而这类点电源的输入需要其他电源来提供。目前点电源典型的输入电压为12V左右。
另一方面,对于分散式的信息终端应用而言,由于构成元件及数字芯片等,其必须被集成在很小的空间内并在长时间内持续工作,而且其供电通常是采较低的工作电压为之,通常由3V至5V的电池等电能存放装置提供。因此为其供电的电源对高效率和高功率密度的要求更加迫切。
目前,针对低压直流/直流(DC/DC)转换场合,通常直接使用降压式变换电路(Buck circuit)来实现,输出0V至5V之间的各种电压给相应的数字芯片。如图1所示,其是公开一降压式变换电路的电路图。降压式变换电路包括输入滤波电容器Cin、主开关管Q1、续流管Q2、电感器L以及输出电容器Co。输入滤波电容器Cin是与一电源连接,以接收输入电压Vin。主开关管Q1是进行导通与截止的切换运作,以调整输出电压Vo及输出电流Io。降压式变换电路的输出电压Vo可提供能量给一负载RL,即如数字芯片或中央处理单元(CPU)等。
为了提升电源模块性能,目前业界都在半导体部分和电感器L的优化上分别努力,虽都做到相当程度,但也使得两者优化的空间越来越小,限制了进一步优化的实现。
因此,如何发展一种新的功率模块来解决现有技术所面临的问题,实为本领域极需面对的课题。
发明内容
本发明的目的在于提供一种功率模块,其同时整合磁性组件与开关元件,使功率模块可实现高效率及高功率密度,以有效降低功率模块对系统主机板资源的占用,进一步提高功率模块产品的竞争力。
本发明另一目的在于提供一种功率模块,其同时整合磁性组件与开关元件,以简化工艺,增加可为设计的变化,同时优化电路特性,集合更多功能于功率模块之中。
本发明再一目的在于提供一种功率模块,其磁性组件可通过调整上下磁芯之间的气隙来调整磁性组件参数性能,且上下磁芯组合结构可降低所需通孔的厚度,增加布线密度。另一方面,以磁性组件的磁芯作为载板,可提供机械强度,进而减少功率模块的整体厚度,提升产品的竞争力。
为达上述目的,本发明提供一种功率模块,包括磁性组件、开关元件、第一上导接部及第一侧壁导接线路。磁性组件包括第一磁芯、第二磁芯以及容置空间。第一磁芯具有第一上表面、第一下表面及多个第一侧壁通孔。第二磁芯与第一磁芯相组接。容置空间形成于第一磁芯及第二磁芯之间。开关元件设置于第一磁芯的第一上表面,且位于该容置空间之内。第一上导接部设置于第一磁芯的第一上表面,且电连接至开关元件。第一侧壁导接线路设置于第一侧壁通孔,且电连接于第一上导接部。
为达上述目的,本发明更提供一种功率模块,包括磁性组件、开关元件、第一上导接部、第一下导接部及第一侧导接线路。磁性组件具有容置空间、第一上表面、第一下表面及多个第一侧壁通孔。第一上表面相对于第一下表面,第一侧壁通孔连通于第一上表面及第一下表面之间,容置空间形成于第一上表面之上。开关元件设置于第一上表面,且位于容置空间之内。第一上导接部设置于第一上表面,且电连接至该开关元件。第一下导接部设置于第一下表面。第一侧壁导接线路设置于第一侧壁通孔,且电连接于第一上导接部与第一下导接部之间。
本发明的功率模块是利用磁芯做为布线的载板,以提供结构支撑功能而一并将功率模块中不同功能的芯片元件封装整合至两磁芯所构成的磁性组件上,以使功率模块实现高效率及高功率密度,有效降低电源功率模块对系统主机板资源的占用,进一步提高电源功率模块产品的竞争力。
附图说明
图1是公开一降压式变换电路的电路图。
图2是公开本发明第一较佳实施例的功率模块的结构侧视图。
图3A至3D还公开图2所示的功率模块的部分结构示意图。
图4A至4C是公开本发明较佳实施例的功率模块的阶段制造流程示意图。
图5是公开本发明第二较佳实施例的功率模块的结构侧视图。
图6是公开本发明第三较佳实施例的功率模块的侧视图。
图7是公开本发明第四较佳实施例的功率模块的侧视图。
图8是公开本发明第五较佳实施例的功率模块的侧视图。
图9A至9D是公开图8的功率模块各阶段制造流程示意图。
图10是公开本发明第六较佳实施例的功率模块的侧视图。
图11是公开本发明第七较佳实施例的功率模块的侧视图。
图12是公开本发明第八较佳实施例的功率模块的侧视图。
图13是公开本发明第九较佳实施例的功率模块的侧视图。
图14是公开本发明另一实施例的磁性组件的仰视图。
其中,附图标记说明如下:
1:功率模块
11:磁性组件
111:第一磁芯
1111:第一上表面
1112:第一下表面
1113:第一侧壁通孔
1114:绝缘包覆层
112:第二磁芯
1121:第二上表面
1122:第二下表面
1123:第二侧壁通孔
113:容置空间
114:粘结材料
115:磁柱
116:非磁性区
12:开关元件
1201:第一电极
1202:第二电极
121:金属接线
122:封装层
131:第一上导接部
132:第一下导接部
133:第一侧壁导接线路
14:第一串接绕组
141:第一上层绕组
142:第一下层绕组
143:第一侧壁绕组
15:第二串接绕组
151:第二上层绕组
152:第二下层绕组
153:第二侧壁绕组
151’:第二上导接部
152’:第二侧壁导接线路
153’:第二下导接部
16:电连接材料层
17:绝缘介电层
18:导电层
181:导电通孔
182:被动元件
19:电子元件
2:磁性基板
21:通孔结构
22:绝缘封装层
221:通孔结构
222:连接元件
Cin:输入滤波电容
Vin:输入电压
Q1:主开关管
Q2:续流管
L:电感
Co:输出电容
Vo:输出电压
RL:负载
具体实施方式
体现本发明特征与优点的一些典型实施例将在后段的说明中详细叙述。应理解的是本发明能够在不同的态样上具有各种的变化,其皆不脱离本发明的范围,且其中的说明及附图在本质上是当作的对其进行说明用,而非用于限制本发明。
图2是公开本发明第一较佳实施例的功率模块的结构侧视图。如图所示,本发明功率模块1至少包括磁性组件11、开关元件12、第一上导接部131、第一下导接部132及第一侧壁导接线路133。于本实施例中,磁性组件11包括第一磁芯111、第二磁芯112以及容置空间113。第一磁芯111及第二磁芯112两块磁芯通过粘结材料114贴合形成磁性组件11,即可通过调整粘结材料114的高度而调整磁性组件参数,如电感量,进而增加可为设计的变化。第一磁芯111具有第一上表面1111、第一下表面1112及多个第一侧壁通孔1113。第二磁芯112与第一磁芯111相组接。容置空间113形成于第一磁芯111及第二磁芯112之间,且位于第一上表面1111之上。开关元件12设置于第一磁芯111的第一上表面1111,且位于容置空间113之内。开关元件12的体积与尺寸小于构成在第一磁芯111与第二磁芯112之间的容置空间113,以使开关元件12得以充份容置于容置空间113。另外,功率模块1的第一上导接部131设置于第一磁芯111的第一上表面1111,且电连接至开关元件12的第一电极1201。第一下导接部132设置于第一磁芯111的第一下表面1112。第一侧壁导接线路133设置于第一侧壁通孔1113,且电连接于第一上导接部131与第一下导接部132之间。藉以,使开关元件12整合构装于磁性组件11的容置空间113内,并通过第一电极1201、第一上导接部131、第一侧壁导接线路133与第一下导接部132的导接路径,俾使开关元件12实现输入输出。该导接路径部分穿过磁性组件11水平方向窗口,从而开关元件12的第一电极1201,第一上导接部131、第一侧壁导接线路133与第一下导接部132形成磁性组件11的一匝线圈。于本实施例中,开关元件12可为一可控元件或一不可控元件,例如可为但不限于一MOSFET(金属氧化物半导体场效应管),IGBT(绝缘栅双极型晶体管),GaN HEMT(氮化镓高电子迁移率晶体管)或二极管,本发明并不以此为限。可替换地,至少一开关元件12可再结合多个无源元件而设置于磁性组件11的容置空间113内,以有效利用磁性组件11的容置空间113,视需求调变配置而实现高密度功率的封装。
于本实施例中,磁性组件11还包括一粘结材料114,设置于第一磁芯111的第一上表面1111的部分,以使第二磁芯112可通过粘结材料114而部分贴附于第一磁芯111,藉此使第一磁芯111与第二磁芯112相组接。粘结材料114可由相对磁导率接近于1的非导磁材料或相对磁导率大于1的导磁材料所构成,且不以此为限。于本实施例中,第一磁芯111为I型磁芯,第二磁芯112为U型磁芯。可替换地,第二磁芯112亦可为I型或E型磁芯,第一磁芯亦可为U型磁芯或E型磁芯。第一磁芯111及第二磁芯112的构成材料可分别由铁氧体、磁性胶材、铁粉芯、低温共烧磁性材料或金属导磁材料所构成,且两者并不限于需由同一种材料所构成,第一磁芯111及第二磁芯112的构成材料可依据实际应用需求而任施调整与变化,本发明并不以此为限。于本实施例中,第一磁芯111上的第一上导接部131、第一侧壁导接线路133与第一下导接部132可由导电材料所构成,其可通过例如但不限于化学蒸镀、溅镀、电镀、烧结等工艺所备制的单层或多层金属层为之,所使用的导电材料可选自例如但不受限于铜、银、镍、金等金属材料。于其他实施例中,第一上导接部131、第一侧壁导接线路133与第一下导接部132亦可通过印刷、喷涂等方式形成的导电复合材料为之,例如但不限于导电银胶。此外,于本实施例中,开关元件12可为但不限于一可控元件或一不可控元件,如二极管或金属氧化物半导体场效晶体管。此外,该开关元件12可为一平面型器件或一垂直型器件。在一实施例中,开关元件可为一裸芯片。
图3A为图2所示的功率模块的第一磁芯的侧视图。图3B为图2所示的功率模块的第一磁芯的俯视图。图3C为图2所示的功率模块的第一磁芯的仰视图。如图2及图3A至3C所示,于本实施例中,开关元件12是为平面型器件,但不以此为限。开关元件12至少具有一第一电极1201。设置于第一磁芯111的第一上表面1111上的第一上导接部131具有至少一个端口,如图3B所示,与开关元件12的第一电极1201形成电气连接。第一上导接部131还可具有至少一电连接线路,部分电连接线路与部分端口相连。另一方面,设置于第一磁芯111的第一下表面1112上的第一下导接部132具有至少一个端口,部分端口可直接作为引脚,如图3C所示,以集成功率模块1的功率输入/输出端口,控制、驱动信号端口,以及部分电连接线路。在一实施例中,第一磁芯111的第一下表面1112可不包括第一下导接部132,第一侧壁导接线路133具有至少一个端口,以集成功率模块1的功率输入/输出端口,控制、驱动信号端口。通过第一侧壁导接线路133的导接,第一上导接部131与第一下导接部132各线路端口相对位置可为的组合变化,均可视应用需求而自由变化,本发明并不以此为限。
于一些实施例中,为增加第一磁芯111的绝缘性质或对于第一磁芯111与第一上导接部131、第一侧壁导接线路133及第一下导接部132等导电线路之间的耐压要求比较高时,可于第一磁芯111的第一上表面1111、第一下表面1112及多个第一侧壁通孔1113的表面先行设置一绝缘材料层。图3D是公开本发明另一佳实施例的第一磁芯的侧视图。于本实施例中,第一磁芯111更具有一绝缘包覆层1114,设置于第一上表面1111、第一下表面1112及多个第一侧壁通孔1113,以隔绝第一磁芯111与第一上导接部131、第一侧壁导接线路133及第一下导接部132等导电线路。其中绝缘包覆层1114的形成可通过例如但不限于层压、印刷、浸渍、喷涂、气相沉积等方式为之。第一侧壁通孔1113表面的绝缘包覆层1114除了可以前述方式为之外,更可于通孔结构填埋绝缘材料后再通过钻孔或截切而形成。同样地,第二磁芯112亦可如第一磁芯111增设绝缘包覆层1114,于此便不再赘述。
于前述实施例中,第一上导接部131及第一下导接部132通过第一侧壁导接线路133的电连接而于第一磁芯111构成所需的导接线路。因此,本发明的功率模块1更可通过整合的工艺而一并量产制得。图4A至4C是公开本发明较佳实施例的功率模块的阶段制造流程示意图。首先提供一具较大面积的磁性基板2,该磁性基板2的尺寸远大于需构成磁性组件的第一磁芯的尺寸,于本实施例中,如图4A所示的虚线是标示出后续刀具将去除的截切区域,两虚线的间距即为截切刀具所将截切去除的厚度;藉此该磁性基板2将可构成2×2=4组功率模块1的第一磁芯111,即图4A中每一虚线框选的封密区域即为单一磁性组件11的第一磁芯111的构成区域。尔后,于多个第一侧壁通孔1113所构成的位置上,通过例如但不限于机械钻孔、镭射钻孔、喷砂钻孔、水刀钻孔、化学蚀刻、等离子蚀刻等物理或化学的方法形成多个通孔结构21。接着,再通过例如但不限于化学镀、溅射沉积等方法在磁性基板2的上下表面形成一上层金属化层及一下层金属化层(未图示)。于本实施例中,该上层金属化层及下层金属化层并不限定为单一材料或者单一层数所构成者,两者均可以根据不同功能需求被设置成多层,以增加结合力或防止相邻材料之间发生相互反应,本发明并不以此为限。随后,通过例如但不限于铜的金属电镀的方式,即可于多个通孔结构21内形成导电通孔(未图示),同时增加上层金属化层及下层金属化层的厚度。于本实施例中,导电通孔、上层金属化层及下层金属化层的较佳厚度范围为5微米至300微米,可提供极佳的导电导热性质。通孔结构21中可部分或完全填具导电材料,亦可于部分填具导电材料后再以绝缘或复合材料补强结构,本发明并不以此为限。接着,通过掩模显影蚀刻工艺,即可分别通过在一掩模层保护下,对上层金属化层及下层金属化层进行选择性蚀刻,以定义出所需的多组第一上导接部131及第一下导接部132线路图形,如图4B所示。最后,以截切刀具沿两虚线标示的截切区域进行截切后,即获致4组功率模块1的第一磁芯111,如图4C所示。由于每一组功率模块1的第一磁芯111均具独立的第一上导接部131、第一下导接部132及第一侧壁导接线路133等导电线路,故每一个第一磁芯111可各自再组装上至少一开关元件12,并将第二磁芯112通过粘结材料114贴附在第一磁芯111上而将开关元件12包覆于容置空间113内,即可构成如图2所示的功率模块1。于本实施例中,沿规则排列的通孔结构21截切磁性基板2,便可获致第一磁芯111的侧壁与多个第一侧壁导接线路133的结构,于大量同步生产时除可简化工艺外,更可避免磁性组件于空间利用上的浪费。此外本发明的功率模块1同步整合第一磁芯111及第二磁芯112。同样在满足相同电感量以及平面尺寸的情况下,单块磁芯的厚度将会是两块磁芯的两倍。因此单块磁芯结构除了会增加磁芯钻孔的难度外,其完整钻孔的通孔亦将受电镀工艺限制的影响,若采用单块厚磁芯结构时将会明显增加钻孔直径,而引起空间的浪费。除了工艺性的考量外,若采用单一磁芯,材料的特性就完全被磁芯的材料本身所决定。本发明的功率模块1的磁心元件11采第一磁芯111与第二磁芯112的组合,可以通过调整磁芯之间的气隙或任一材料的组合而增加设计的纬度,实现优化的整体性能。
图5是公开本发明第二较佳实施例的功率模块的结构侧视图。于本实施例中,该功率模块1a是与图2所示的功率模块1相似,且相同的元件标号代表相同的元件、结构与功能,于此不再赘述。不同于图2所示的功率模块1,本实施例的功率模块1a还包括第一串接绕组14及第二串接绕组15,其分别设置于第一磁芯111及第二磁芯112上。第一串接绕组14具有第一上层绕组141,第一下层绕组142及第一侧壁绕组143。第一上层绕组141设置于第一磁芯111的第一上表面1111。第一下层绕组142设置于第一磁芯111的第一下表面1112。第一侧壁绕组143设置于第一磁芯111的两侧壁的多个第一侧壁通孔1113的部分,且第一上层绕组141与第一下层绕组142通过第一侧壁绕组143以串接方式连接构成第一串接绕组14。另一方面,第二串接绕组15具有第二上层绕组151,第二下层绕组152及第二侧壁绕组153。第二上层绕组151设置于第二磁芯112的第二上表面1121。第二下层绕组152设置于第二磁芯112的第二下表面1122。第二侧壁绕组153设置于第二磁芯112的两侧壁的多个第二侧壁通孔1123的部分,且第二上层绕组151与第二下层绕组152通过第二侧壁绕组153以串接方式连接构成第二串接绕组15。其中第二磁芯112上的第二串接绕组15可通过一电连接材料层16而导接至第一磁芯111上的第一串接绕组14。第一串接绕组14与第二串接绕组15的电连接可采串联连接或并联方式为之。当第一串接绕组14与第二串接绕组15并联时,可增加功率模块1a的通流能力减小绕组损耗。而当第一串接绕组14与第二串接绕组15串联时,可增加功率模块1a中绕组的匝数。于其他实施例中,第一串接绕组14与第二串接绕组15的布线设计更可进行串并联混合式连接,本发明并不以此为限。此外,第一串接绕组14与第二串接绕组15构成于第一磁芯111与第二磁芯112的方式,与前述实施例中,第一上导接部131、第一下导接部132及第一侧壁导接线路133等导接电路构成于第一磁芯11的方式相同,于此不再赘述。可替换地,于一些实施例中,开关元件12与第一上导接部131亦可构成一匝线圈。
图6是公开本发明第三较佳实施例的功率模块的侧视图。于本实施例中,该功率模块1b是与图5所示的功率模块1a相似,且相同的元件标号代表相同的元件、结构与功能,于此不再赘述。不同于图5所示的功率模块1a,本实施例的功率模块1b还包括一绝缘介电层17以及一导电层18。绝缘介电层17是设置于第一上导接部131及第一串接绕组14的第一上层绕组141之上,并可至少部分裸露第一上导接部131或第一串接绕组14的第一上层绕组141。部分裸露可通过打孔等方式实现,于绝缘介电层17上形成一导电通孔181,电连接于导电层18及第一上导接部131或导电层18及第一上层绕组141之间,以使导电层18可并联或串联至第一上导接部131或第一串接绕组14,而达到不同的应用目的。例如导电层18可提供但不限于EMI屏蔽作用,当第一上导接部131为功率层时,为避免其通过的电流和磁芯之间形成的漏磁通而作用到比较敏感的回路,导电层18的布设区块至少有部分是可提供屏蔽的技术效果。可替换地,于其他实施例中,导电层18亦可做为开关元件12与第一上导接部131间的连接电路,或于其上再增设一被动元件182而一并整合于容置空间113内,实现更为复杂的电路设计,本发明并不以此为限,且不再赘述。
图7是公开本发明第四较佳实施例的功率模块的侧视图。于本实施例中,该功率模块1c是与图6所示的功率模块1b相似,且相同的元件标号代表相同的元件、结构与功能,于此不再赘述。不同于图6所示的功率模块1b采用覆晶方式整合开关元件12,本实施例的功率模块1c所整合的开关元件12是通过一金属接线121而导接至上层导接电路层131。且功率模块1c更具封装层122,于开关元件12构装于第一磁芯111,并通过粘结材料114与第二磁芯112贴合后,再以封装层122灌封容置空间113,包覆封装的开关元件12。于进行灌封时,为了防止第一磁芯111第一下表面1112的下层导接电路层132,可先行以薄膜材料进行保护。此外,构装开关元件12的第一磁芯111通常采前述实施例的连片方式生产,为了灌封过程中的有效排气,可以于第二磁芯112上设置有排气孔(未图示),该排气孔可为排气功能而制作的气孔,亦可为第二磁芯112中连接上下层电路而未被完全填实的第二侧壁通孔1123(请参阅图5),本发明并不以此为限。
图8是公开本发明第五较佳实施例的功率模块的侧视图。图9A至9D是公开图8所示的功率模块各阶段制造流程示意图。如图8及图9A至9D所示,于本实施例中,功率模块1d是与图6所示的功率模块1b相似,且相同的元件标号代表相同的元件、结构与功能,于此不再赘述。不同于图6所示的功率模块1b,本实施例的功率模块1具有一嵌入式的开关元件12。首先,如图9A所示,将开关元件12贴合于已构成有第一上导接部131、第一侧壁导接线路133及第一下导接部132等导电线路的第一磁芯111的第一上表面1111,其中形成第一上导接部131、第一侧壁导接线路133及第一下导接部132等导电线路的方法与图4A至4C中所示者相同,于此不再赘述。接着,通过例如但不限于热压、旋涂等方式,于第一磁芯111的第一上表面1111上形成一绝缘封装层22,且覆盖于开关元件12之上,如图9B所示。随后,通过例如但不受限于激光钻孔、机械钻孔等方式,形成通孔结构221而使开关元件12的第一电极1201与第一上导接部131得以部分裸露,如图9C所示,其中开关元件12的第一电极1201与第一上导接部131裸露的部分即为后续需金属化导接的部分。接着,再通过例如但不受限于溅射、电镀等金属化的方式,填具通孔结构221,同时构成连接元件222的结构,如图9D所示。最后,通过粘结材料114,将前述构成有嵌入式开关元件12的第一磁芯111再通过粘结材料114与第二磁芯112贴合。于本实施例中,开关元件12的整合是采嵌入式布线方式实现,故更利于多层布线的实施,可进一步优化电路特性,同时集合更多功能。例如EMI屏蔽保护功能等,本发明并不以此为限。此外,随着半导体工艺技术的日益进步,如芯片类的嵌入式开关元件12的厚度也越来越薄,甚至已低于50微米以下。由于本发明采用第一磁芯111作为承载电路的基板,可提供足够的机械强度来支撑结构,所以例如裸芯片等开关元件12亦可整合于本发明的磁性组件11中。于一些实施例中,绝缘封装层22可以被设置覆盖于整个第一磁芯111整个表面之上,上下磁芯贴合位置的多余材料可以在后道工序中采用镭射、机械切割、铣等方式去除。于一些实施例中,第一磁芯111与第二磁芯112之间的容置空间113的空隙更可填充高粘结强度的胶材,或者高导磁材料的磁性胶,本发明并不以此为限。
图10是公开本发明第六较佳实施例的功率模块的侧视图。于本实施例中,该功率模块1e是与图8所示的功率模块1d相似,且相同的元件标号代表相同的元件、结构与功能,于此不再赘述。不同于图8所示的功率模块1d,本实施例的功率模块1e的磁性组件11更由第一磁芯111、第二磁芯112及多个磁柱115所构成。其中第一磁芯111与第二磁芯112均为I型磁芯,多个磁柱115通过粘结材料114组接于第一磁芯111与第二磁芯112之间。相较于图8的磁性组件11由I型的第一磁芯111与U型的第二磁芯112构成,本实施例中,两I型的第一磁芯111与第二磁芯112更易于控制尺寸,也有助于第二磁芯112上形成导接电路。此外,更利于控制粘结材料114的厚度,即磁性组件11的气隙。同时也可降低封装灌胶的工艺要求。可替换地,第一磁芯111、第二磁芯112及多个磁柱115所构成的磁性组件亦可应用于前述实施例中,其他例如但不受限于覆晶型、金属接线型、平面型或垂直型开关元件12的构装均得以整合于第一磁芯111与第二磁芯112构成的容置空间113内,于此不再赘述。
图11是公开本发明第七较佳实施例的功率模块的侧视图。于本实施例中,该功率模块1f是与图5所示的功率模块1a相似,且相同的元件标号代表相同的元件、结构与功能,于此不再赘述。不同于图5所示的功率模块1a,本实施例的功率模块1f还包含一电子元件19,设置于第二磁芯112的第二上表面1121,其中,该电子元件19可为但不限于电阻、电容、功率芯片、或其他周边电子元件。当电子元件19因厚度大于容置空间113而无法容置于其中时,电子元件19便可设置于同样可提供作为结构载板功能的第二磁芯112的第二上表面1121上。另外,于本实施例中,功率模块1f的第一磁芯111上设置有第一上导接部131、第一侧壁导接线路133及第一下导接部132等导电线路外,功率模块1f还包含第二上导接部151’、第二侧壁导接线路152’及第二下导接部153’,分别设置于第二磁芯112的第二上表面1121、第二磁芯112的第二侧壁通孔1123及第二磁芯112的第二下表面1122。第一上导接部131与第二下导接部153’更通过一电连接材料层16连接。因此,功率模块1f便得以整合并增加布线密度。由于本发明第一磁芯111与第二磁芯112均具机械强度且可作为载板之用,故磁性组件11构成的容置空间113可因应开关元件12及附加的电子元件19的尺寸调变配置,进而实现高密度功率的封装。
图12是公开本发明第八较佳实施例的功率模块的侧视图。于本实施例中,该功率模块1g是与图6所示的功率模块1b相似,且相同的元件标号代表相同的元件、结构与功能,于此不再赘述。不同于图6所示的功率模块1b,本实施例的功率模块1g的磁性组件11由第一磁芯111及第二磁芯112所构成,且第二磁芯112设置于第一磁芯111的第一上表面1111的部分区域,并形成容置空间113。于本实施例中,功率模块1g还包含一电子元件19,设置于第一磁芯111的第一上表面1111,且不与第二磁芯112及容置空间113重叠,并电连接至第一上导接部131、第一侧壁导接线路133与第一下导接部132。其中,该电子元件19可为但不限于电阻、电容、功率芯片、或其他周边电子元件。于实际应用时,电子元件19因容积或厚度大于容置空间113而无法容置于其中,但由于第一磁芯111可同时提供作为结构载板的功能,故功率模块1g可将电子元件19与设置于容置空间113的开关元件12一并整合于第一磁芯111的第一表面1111上,藉以有效地整合并增加布线密度,进而减少功率模块1g的整体厚度,提升产品的竞争力。
图13是公开本发明第九较佳实施例的功率模块的侧视图。于本实施例中,该功率模块1h是与图5所示的功率模块1a相似,且相同的元件标号代表相同的元件、结构与功能,于此不再赘述。不同于前述实施例包含的平面型器件,于本实施例中该功率模块1h的开关元件12更为一垂直型器件。如图所示,该功率模块1h的开关元件12具有一第一电极1201,设置于开关元件12的下表面,且直接或间接通过一电连接层(未公开)与第一磁芯111的第一上表面1111的第一上导接部131电气连接。此外,开关元件12更具有一第二电极1202,设置于开关元件12的上表面,直接或间接通过一电连接层(未公开)而电气连接至布设于第二磁芯112的第二下表面1122的第二下导接部153’,且相对于开关元件12下表面的第一电极1201而构成垂直型器件。其中开关元件12的第一电极1201与第二电极1201分别自该开关元件12的下表面及上表面导接而输出,但并受不限于如本实施例中是分别与第一上导接部131及第二下导接部153’电气连接。于一些实施例中,开关元件12的下表面的第一电极1201与上表面的第二电极1202可以通过金属接线、连接元件或直接焊接贴合等不同方式而同时导接至第一上导接部131而自由变化构成整合电路,本发明并不以此为限。同样地,如图2、图6、图7、图8、图10、图11及图12所载实施例中的开关元件12亦视实际应用需求而替换成一垂直型器件,并实现如前述实施例的同质应用,本发明并不以此为限。
此外,由于前述实施例中,磁性组件11均采用第一磁芯111或第二磁芯112做为线路载板,故可减少使用不必要的结构支撑元件避免空间利用的损失。另一方面,为避免磁性干扰的问题,除了可于第一磁芯111及第二磁芯112上集合遮罩层进行保护外,亦可于第一磁芯111及第二磁芯112上构成一非磁性区。图14是公开本发明另一实施例的磁性组件的仰视图。于本实施例中,该磁性组件11a是与图5所示的磁性组件11相似,且相同的元件标号代表相同的元件、结构与功能,于此不再赘述。不同于图5所示的磁性组件11,其结构于第一磁芯111上还包括一非磁性区116。而其构成方式是于第一磁芯111先形成一空心贯通区域后,再行填具绝缘材料而成。该非磁性区116同样可布设电路或穿孔,以搭载对于磁性敏感的开关元件、电气回路或其他电子元件。当然,非磁性区116的构成并不仅限于前述实施例所载的方式,且于其他实施例中,磁性组件11a亦可对应构成相同的非磁性区于第二磁芯112上,本发明并不以此为限。同样地,图6、图7、图8、图10、图11、图12及图13所载实施例中磁性组件11的第一磁芯111及第二磁芯112亦视实际应用需求而构成对应的非磁性区,并实现如前述实施例的同质应用,本发明并不以此为限。
于一些实施例中,针对降压式变换电路而言,其电子元件与电感的配合并不受限,本发明是通过半导体和磁性组件(即电感)的整合而构成各式应用的功率模块。简单来说,电感的电感量事实上是由一闭合回路中的磁通链实现的。软磁磁性组件的磁特性之所以得以体现,是基于闭合回路的电流所产生的磁通链的存在。即如磁场强度为一闭合回路对电流的积分(即该回路电流总和),而磁通链密度则为磁材料对磁场强度的感应。不同于传统功率模块的磁性组件仅以独立电感的形式存在。本发明将例如但不受限于上下开关管组合放置在磁性组件构成的容置空间内,藉以于功率模块的回路中实现一等效的电感。当然,不同的电子元件组合放置在磁性组件构成的容置空间内,同样得以在功率模块的回路中实现一等效的电感。即于本发明的功率模块中,任一需要电感的电流回路,可以将磁性组件的磁芯放置于该电流回路的任何位置,使该回路穿透磁性组件所构成的容置空间内,且电流回路包含磁性组件的有效截面积。因此,原先独立存在的电感绕组便不再需要。从而减少了损耗和体积。而且,由于磁性组件的磁芯与电流回路中的其他元件紧密结合,更有利于减少整体构装的体积。本发明的功率模块适用各种需要电感的回路应用。例如但不受限于升压转换(Boost)电路或谐振电路的功率模块均适用之,本发明并不以此为限。
综上所述,本发明提供一种功率模块,其是利用磁芯做为布线的载板,以提供结构支撑功能而一并将功率模块中不同功能的芯片元件封装整合至两磁芯所构成的磁性组件上,以使功率模块实现高效率及高功率密度,有效降低电源功率模块对系统主机板资源的占用,进一步提高电源功率模块产品的竞争力。此外,两磁芯的表面及侧壁更可利用串联或并联连接布设不同的绕组,提供不同应用的绕组结构。此外,利用侧壁通孔串接而于磁性组件上形成的导接电路或绕组,一并整合电子元件。除可于一大面积的磁性基板上一并同步产制多个磁性组件,藉以简化工艺外,侧壁通孔的结构应用更可避免磁性组件于空间利用上的浪费。磁性组件除可通过调整上下磁芯之间的气隙来调整磁性组件参数性能,且上下磁芯组合结构可降低所需通孔的厚度,增加布线密度。又,以磁性组件的磁芯作为载板,可提供机械强度,进而减少功率模块的整体厚度。另一方面,两块磁芯构成的磁性组件结构,除提供电子元件整合并入的空间,更可依功率模块的应用需求而调变,进而调整磁性组件的整体性能,并增加可为设计的变化。同时多重表面空间的提供亦有助于多层布线的施行,更可进一步优化电路特性,同时集合更多功能于功率模块之中。
本发明得由本领域技术人员任施匠思而为诸般修饰,然皆不脱如附权利要求所欲保护的范围。

Claims (20)

1.一种功率模块,包括:
一磁性组件,包含一第一磁芯、一第二磁芯以及一容置空间,其中该第一磁芯具有一第一上表面,一第一下表面及多个第一侧壁通孔,该第二磁芯与该第一磁芯相组接,该容置空间形成于该第一磁芯及该第二磁芯之间;
至少一开关元件,包含一第一电极,该开关元件设置于该第一磁芯的该第一上表面,且位于该容置空间之内;
一第一上导接部,设置于该第一磁芯的该第一上表面,且电连接至该开关元件的该第一电极;
一第一侧壁导接线路,设置于该第一侧壁通孔,且电连接于该第一上导接部。
2.如权利要求1所述的功率模块,其中该磁性组件还包含一第一下导接部,设置于该第一磁芯的该第一下表面,且电连接至该第一侧壁导接线路。
3.如权利要求2所述的功率模块,其中该第一下导接部包括至少一引脚。
4.如权利要求1所述的功率模块,其中该第二磁芯为一磁性胶层,设置于该第一磁芯的该第一上表面。
5.如权利要求1所述的功率模块,其中该开关元件为一裸芯片。
6.如权利要求1所述的功率模块,其中该开关元件为一可控元件或一不可控元件。
7.如权利要求1所述的功率模块,还包括至少一被动元件,设置于该第一磁芯的该第一上表面,且位于该容置空间之内。
8.如权利要求1所述的功率模块,其中该开关元件还包括一第二电极,且电连接于该第一上导接部。
9.如权利要求1所述的功率模块,其中该磁性组件还包括一粘结材料,设置于部分的该第一磁芯的该第一上表面,且将该第二磁芯粘附于该第一磁芯,该粘结材料为一非导磁材料或导磁材料所构成。
10.如权利要求1所述的功率模块,其中该磁性组件包括至少一气隙,设置于该第一磁芯与该第二磁芯之间。
11.如权利要求1所述的功率模块,其中该第二磁芯具有一第二上表面,一第二下表面及多个第二侧壁通孔,该功率模块还包含:
一第二上导接部,设置于该第二磁芯的该第二上表面;
一第二下导接部,设置于该第二磁芯的该第二下表面;以及
一第二侧壁导接线路,设置于该第二侧壁通孔,且电连接于该第二上导接部与该第二下导接部之间。
12.如权利要求11所述的功率模块,还包括一电子元件,设置于该第二磁芯的该第二上表面或该第二下表面。
13.如权利要求11所述的功率模块,其中该磁性组件包括至少一绝缘包覆层,包覆于该第一磁芯的该第一上表面,该第一下表面及该第一侧壁通孔,使该第一磁芯与该第一上导接部及该第一侧壁导接线路绝缘;或包覆于该第二磁芯的该第二上表面,该第二下表面及该第二侧壁通孔,使该第二磁芯与该第二上导接部、该第二下导接部及该第二侧壁导接线路绝缘。
14.如权利要求1所述的功率模块,还包括一电子元件,设置在该第一磁芯的该第一上表面或该第一下表面,且位于该容置空间之外。
15.如权利要求1所述的功率模块,其中该第一磁芯或第二磁芯包括一贯通区域,在该贯通区域填充一非磁性材料,形成一非磁性区。
16.如权利要求1所述的功率模块,还包括至少一第一串接绕组,该第一串接绕组包括:
一第一上层绕组,设置于该第一磁芯的该第一上表面;
一第一下层绕组,设置于该第一磁芯的该第一下表面;以及
一第一侧壁绕组,设置于该第一磁芯的该第一侧壁通孔,且该第一上层绕组与该第一下层绕组通过该第一侧壁绕组以串接方式连接构成该第一串接绕组。
17.如权利要求16所述的功率模块,还包括至少一第二串接绕组,该第二串接绕组包括:
一第二上层绕组,设置于该第二磁芯的一第二上表面;
一第二下层绕组,设置于该第二磁芯的一第二下表面;以及
一第二侧壁绕组,设置于该第二磁芯的多个第二侧壁通孔,且该第二上层绕组与该第二下层绕组通过该第二侧壁绕组以串接方式连接构成该第二串接绕组,其中该第二串接绕组与第一串接绕组彼此串联连接或并联连接。
18.如权利要求1所述的功率模块,其还包括:
一绝缘介电层,设置于该第一上导接部之上;以及
一导电层,设置于该绝缘介电层之上,且电连至该第一上导接部。
19.如权利要求1所述的功率模块,其还包括一绝缘封装层,设置于该第一磁芯的该第一上表面,且覆盖于该开关元件上,以将该开关元件封装于该容置容间之内。
20.如权利要求1所述的功率模块,其还包括多个磁柱,设置于该第一磁芯与该第二磁芯之间,且与该第一磁芯及第二磁芯组配形成该容置空间。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110381715A (zh) * 2018-04-13 2019-10-25 乾坤科技股份有限公司 屏蔽磁性装置及其制造方法
CN112530680A (zh) * 2019-09-19 2021-03-19 台达电子企业管理(上海)有限公司 磁性元件、磁性元件的制作方法及功率模块
US11133750B2 (en) 2018-11-02 2021-09-28 Delta Electronics (Shanghai) Co., Ltd. Power module
CN114284237A (zh) * 2021-12-23 2022-04-05 长电集成电路(绍兴)有限公司 具有电源管理功能的金属布线层结构及其制备方法
US11450480B2 (en) 2018-11-02 2022-09-20 Delta Electronics (Shanghai) Co., Ltd. Transformer module and power module
US11664157B2 (en) 2018-11-02 2023-05-30 Delta Electronics (Shanghai) Co., Ltd. Magnetic element and method for manufacturing same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7154174B2 (en) * 2003-02-27 2006-12-26 Power-One, Inc. Power supply packaging system
CN1985428A (zh) * 2004-06-04 2007-06-20 百拉得动力系统公司 交织的功率转换器
CN1998128A (zh) * 2004-06-04 2007-07-11 百拉得动力系统公司 功率转换器中平面变压器和/或平面电感器与功率开关的集成

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7289329B2 (en) * 2004-06-04 2007-10-30 Siemens Vdo Automotive Corporation Integration of planar transformer and/or planar inductor with power switches in power converter
US7777370B2 (en) * 2007-05-03 2010-08-17 Honeywell International Inc. Integrated gate drive for use in control and protection of power modules

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7154174B2 (en) * 2003-02-27 2006-12-26 Power-One, Inc. Power supply packaging system
CN1985428A (zh) * 2004-06-04 2007-06-20 百拉得动力系统公司 交织的功率转换器
CN1998128A (zh) * 2004-06-04 2007-07-11 百拉得动力系统公司 功率转换器中平面变压器和/或平面电感器与功率开关的集成

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110381715A (zh) * 2018-04-13 2019-10-25 乾坤科技股份有限公司 屏蔽磁性装置及其制造方法
US11133750B2 (en) 2018-11-02 2021-09-28 Delta Electronics (Shanghai) Co., Ltd. Power module
US11450480B2 (en) 2018-11-02 2022-09-20 Delta Electronics (Shanghai) Co., Ltd. Transformer module and power module
US11664157B2 (en) 2018-11-02 2023-05-30 Delta Electronics (Shanghai) Co., Ltd. Magnetic element and method for manufacturing same
CN112530680A (zh) * 2019-09-19 2021-03-19 台达电子企业管理(上海)有限公司 磁性元件、磁性元件的制作方法及功率模块
CN112530680B (zh) * 2019-09-19 2022-04-19 台达电子企业管理(上海)有限公司 磁性元件、磁性元件的制作方法及功率模块
CN114284237A (zh) * 2021-12-23 2022-04-05 长电集成电路(绍兴)有限公司 具有电源管理功能的金属布线层结构及其制备方法

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