CN104681529B - 半导体封装和用于生产半导体封装的方法 - Google Patents

半导体封装和用于生产半导体封装的方法 Download PDF

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Abstract

本发明涉及半导体封装和用于生产半导体封装的方法。一种半导体封装包含外壳和焊垫，该外壳具有底表面和上表面，该焊垫被布置在该外壳的底表面中。焊垫包含可焊接的通孔。外壳包含开口，该开口从通孔延伸到外壳的上表面。

Description

半导体封装和用于生产半导体封装的方法
技术领域
本公开涉及半导体封装和用于制造半导体封装的方法。
背景技术
半导体封装可以被焊接到支撑物（support）（如例如印刷电路板）上。为了保证焊料连接的质量，该焊料连接可以在焊接工艺之后被检查。如果焊缝被封装的外壳隐藏，目视检查可以是不可能的。
附图说明
附图被包含以提供对示例的进一步理解，并且合并在本描述中并且构成它的一部分。附图图示示例并且与描述一起用来解释示例的原理。将易于意识到其他示例和示例的许多预期的优点，因为通过参考下面的详细描述，它们变得更好理解。图中的元件并不必相对于彼此成比例。
图1A图示依据本公开的半导体封装的一部分的横截面视图。
图1B图示焊接到印刷电路板的图1A的半导体封装的该部分的横截面视图。
图2A图示依据本公开的半导体封装的一部分的横截面视图。
图2B图示焊接到印刷电路板的如在图2A中图示的半导体封装的该部分的横截面视图。
图3示出依据本公开的半导体封装的平面视图。
图4图示根据图3的半导体封装沿着线A－A’的横截面视图。
图5A图示依据本公开的半导体封装沿着线B－B’的横截面视图。
图5B图示图5A的半导体封装的平面视图。
图6A图示依据本公开的半导体封装沿着线C－C’的横截面视图。
图6B图示根据图6A的半导体封装的平面视图。
图7A图示依据本公开的半导体封装沿着线D－D’的横截面视图。
图7B图示根据图7A的半导体封装的平面视图。
图8图示依据本公开的半导体封装的平面视图。
图9图示详细说明用于生产半导体封装的方法的流程图。
具体实施方式
下面参考附图来描述示例，其中同样的参考数字大体上被利用来始终指代同样的元件。在下面的描述中，出于解释的目的，阐明许多特定细节以便提供对示例的一个或多个方面的透彻理解。然而，对于本领域的技术人员可以显而易见的是，可以用这些特定细节的更低程度来实践示例的一个或多个方面。因此，下面的描述不是采取以限制的意义进行理解，并且保护的范围由所附的权利要求书来限定。
概括的各种方面可以以各种形式被实施。下面的描述通过图示的方式示出在其中可以实践该方面的各种组合和配置。可以理解，所描述的方面仅仅是示例并且在不脱离本公开的范围的情况下，可以利用其他方面和/或示例，以及可以做出结构或功能上的改变。在这点上，方向术语，诸如“顶部”、“底部”、“前面”、“后面”、“首”、“尾”等，参考正被描述的（一个或多个）附图的取向使用。因为示例的部件能够以多种不同取向定位，所以方向术语用于图示的目的而绝不是限制性的。此外，虽然示例的特别的特征或方面可以只参考几个实施的一个被公开，但是这样的特征或方面可以与其它的实施的一个或多个其它的特征或方面结合，因为对于任何给定或特别的应用可能是所希望的并且是有利的。
如在本说明书中采用，术语“连接”、“耦接”、“电连接”和/或“电耦接”不意图必定表示元件必须直接连接或耦接在一起。在“连接”、“耦接”、“电连接”和“电耦接”的元件之间可以提供介入元件。
本文描述半导体封装和用于制造半导体封装的方法。与所描述的半导体封装有关而作出的说明还可以适用于对应的方法，并且反之亦然。例如，如果描述了半导体封装的特定部件，则用于制造半导体封装的对应的方法可以包含以合适的方式提供该部件的动作，即使这样的动作没有在附图中被明确地描述或图示。此外，本文描述的各种示例性方面的特征可以彼此结合，除非另外特定注明。
半导体封装可以包含半导体芯片或芯片（简称）。半导体芯片可以包含输入/输出垫，该垫可以被电连接到该封装外部的端子，诸如例如焊垫（solder pad）。焊垫可以允许半导体封装到支撑物的连接或更特定地例如通过焊接到印刷电路板的接触垫的连接。例如，焊垫可以被布置在引线框上。焊垫可以具有在大约0.15mm和大约0.4mm之间的厚度。焊垫可以包含彼此电接触的第一表面和第二表面。第一表面可以与第二表面相对并且相隔为焊垫的厚度。例如，芯片与焊垫的第一表面之间的电连接可以通过引线接合、带式自动接合、倒装芯片接合等被实现。没有排除提供电连接的其它可能性。
焊垫的第二表面可以提供从半导体封装的外面是易接近的端子。半导体封装可以区分为引线封装和无引线封装。在引线封装中，焊垫或端子或引线可以从将芯片密封在半导体封装中的密封材料中凸出，然而，在无引线封装中，焊垫或端子可以与密封材料对准或相对于密封材料凹进。四方扁平无引线（QFN）封装和平面网格阵列(LGA)是无引线封装的示例。封装的其它示例包含其中管芯垫可以是直接可焊接到印刷电路板的封装。具有直接可焊接的管芯垫的封装可以是无引线封装或可以另外包含引线。
半导体封装可以被安装在支撑物上，例如，PCB（印刷电路板），该PCB可以包含接触垫。半导体封装的端子可以例如在回流焊接炉中被焊接到PCB上的接触垫。通过焊接工艺，焊缝可以在端子与各自的接触垫之间被形成。由于焊接工艺的特性的变化和/或由于污染物，焊缝的质量可以变化。因此，焊缝可以被检查，例如通过称为引线前端（lead－tip）的检查。
当焊缝可以可见时，可以通过从安装的部件或半导体封装的上侧的目视检查来实行焊缝的光学控制。如果部件的外壳隐藏了焊缝，该焊缝可以不必是可见的。目视检查可以基于范围粗略地从大约300nm到大约1100nm的光学窗口内的电磁频谱。目视检查可以是快速的、精确的并且不是太昂贵。能够通过图像处理技术来自动进行光学检查。焊缝的控制可以进一步通过X射线检查被实行。X射线的电磁频谱可以粗略地处于大约0.01nm到大约10nm的范围。X射线检查与目视检查相比可能更慢、没有那么精确并且更昂贵。X射线检查可以允许检查从安装的部件上面可以不必是可见的焊缝。
在引线是从上面可见的（对于引线封装来说情况通常如此）情况下，光学检查可能没有问题并且焊缝能够被容易地检查。然而，在封装下面形成的焊缝（对于非引线的封装或无引线的封装来说情况通常如此）可以仅通过X射线检查进行控制。在其中焊缝是在封装的下面的一个示例可以是暴露的管芯垫。暴露的管芯垫可以要么因为它们的焊缝不被控制，要么它们可以被X射线控制。
图1A示出半导体封装（或封装）10的一部分的简化的横截面视图。封装10可以包含外壳12，外壳12可以在模制工艺中形成。例如，模制工艺可以包含传递模制法。传递模制法可以被看作为在其中部件可以从模制化合物被形成在密闭的模制器具中的模制工艺。模制化合物可以在压力下以热塑料的状态从传递罐（transfer pot）穿过管道被输送到密闭的腔体中。该模制化合物因此可以通过形成外壳12来密封芯片。例如密封剂材料或模制化合物可以是绝缘材料。例如，密封剂材料可以包含电介质材料。在特定的示例中，密封剂材料可以包含聚合物、纤维浸渍聚合物、颗粒填充聚合物、其它有机材料等中的至少一种。密封剂可以由任何适当的硬质塑料、热塑性塑料、热固性塑料材料等制成。密封剂的材料在一些示例中可以包含填充剂材料。密封剂可以包含环氧树脂材料和填充剂材料，该填充剂材料包含小颗粒的玻璃或像氧化铝的其它电绝缘的矿物填充剂材料或有机的填充剂材料。
半导体封装10可以包含底表面14、上表面16和侧表面20。底表面14与上表面16之间的距离可以被定义为半导体封装的厚度。焊垫18可以被布置在底表面14处。例如，焊垫18可以是引线框的部分。用于引线框的合适的金属可以是铜，然而，其它的材料以及甚至非金属材料可以被可替代地或另外使用。可以被使用的合适的铜铁合金是C 194 ESH（ExtraSpring Hard（超弹性硬））。可以被使用的合适的铜镍合金是C 7025。例如，包含焊垫的引线框的所有结构能够在刻蚀或冲压的工艺中被产生。焊垫18可以远离半导体封装10的侧表面20。焊垫18可以包含上表面18A和下表面18B。图1A仅仅图示了半导体封装10的一部分。可以理解，半导体封装10可以包含可以被密封在外壳12中的芯片。这样的芯片的输入/输出垫可以被电接触到焊垫18，并且更特定地被电接触到焊垫18的上表面18A。例如，电接触可以通过引线接合被提供。外壳12的厚度（即，模制化合物的厚度）依赖于焊垫是否被覆盖而变化。外壳12的厚度在焊垫没有被覆盖的地方可以等于封装的厚度，并且外壳12的厚度在焊垫被覆盖的地方可以等于封装的厚度减去焊垫的厚度。外壳的厚度在芯片被模制化合物覆盖的地方可以再次不同。
焊垫18可以包含通孔22。通孔22可以从焊垫18的下表面18B通到焊垫18的上表面18A，焊垫18的下表面18B不必由外壳12的密封剂材料所覆盖，焊垫18的上表面18A可以被布置在外壳12内。焊垫18可以形成通孔22的侧壁。可以在相同的被用来形成整个引线框的刻蚀或冲压的工艺中形成通孔22。然而，还可能的是，在已经冲压出或刻蚀的引线框上在分离的动作中（例如，通过采用激光器切割技术）形成通孔22。通孔22可以具有在大约0.1mm与大约0.6mm之间的宽度。焊垫的宽度可以是在大约0.3mm与大约0.8mm之间。可以依赖于焊垫的宽度来选择通孔的宽度。围绕通孔的焊垫的剩余的部分可以具有大约0.1和大约0.15mm的宽度。
例如，焊垫18可以被预镀覆。预镀覆意味着焊垫18的表面可以在形成半导体封装10之前通过可焊接的材料被镀覆。预镀覆的材料可以提供表面，该表面可以是焊料可湿的。预镀覆的材料还可以被提供在通孔22的侧壁上。例如，增强可焊性的合适的预镀覆的材料可以包含以下材料中的至少一种：金、银、铂、锌、锡、镍、这些金属的合金等。例如，合适的合金可以是镍钯银/金。镀覆的工艺可以限于焊垫或可以包括整个引线框。电镀可以被使用来预镀覆引线框。
开口24可以从焊垫18的上表面18A到外壳12的上表面16延伸穿过密封剂材料，即穿过外壳12的厚度。开口24的宽度可以大于通孔22的宽度。开口24的宽度可以在大约0.5mm与大约2.0mm之间。焊垫18上面的外壳12的厚度可以在大约0.2mm与大约2.0mm之间。外壳12的厚度可以近似具有与开口24的宽度相同的值。开口24还可以大于外壳12的厚度。例如，开口24可以具有近似圆柱的形状。例如，从封装10上面看到的开口24的横截面可以是圆形的。
在下面的示例中，参考图1A描述的相同的材料、尺寸和工艺可以被使用。
图2A示出第二个示例中的具有外壳32的半导体封装30，该外壳32可以从密封剂材料中被形成。半导体封装30可以具有底表面34和上表面36。此外，外壳32可以具有侧表面40。焊垫38可以被布置在半导体封装30的底表面34中。焊垫38可以与第一示例的焊垫18类似地被形成。可以提供具有从焊垫38的下表面通到焊垫38的上表面的通孔42的焊垫38。开口44可以从通孔42延伸穿过外壳32到外壳32的上表面36。例如，开口44可以具有实质上圆锥的形状。
在第二个示例中，突出部46或凸出部46可以突出到通孔42的内部分中。突出部46可以通过刻蚀通孔42到焊垫38中被形成。例如，可以通过首先在焊垫38的两个表面上提供定义通孔42的地方的掩模来执行刻蚀。然后，蚀刻剂可以被提供到焊垫38的两个表面。该蚀刻剂可以形成进入其中没有提供掩模保护的表面的半球状的腔体。刻蚀可以继续并且两个半球状的腔体可以连结成一个通孔。通孔42的形状然后可以不是圆柱的，而是根据如在图2A中所示出的那样连结的两个半球状的形状成形。如参考图1A所提到，整个引线框可以在刻蚀工艺中被形成。在图1A和2A中，焊垫18的外边界38在第二个示例中可以示出分别与通孔42的内壁相同的球状的形状。它们可以在相同的刻蚀工艺中被形成。然而，突出部46也可以通过其它的方法被提供。通孔42可以被提供有可焊接的侧壁表面。包含具有突出部46的通孔42的焊垫38可以被预镀覆。
图1B示出如在图1A中示出的第一个示例的半导体封装10的相同的部分。这里使用相同的参考标记。图1B示出可以焊接到载体或支撑物50（例如，其可以是PCB）的半导体封装10的部分。在PCB上，可以提供接触垫52。在将半导体封装10附接到PCB 50之前，焊膏54可以例如通过使用印刷技术被施加到接触垫52。然后，半导体封装10可以被定位在PCB上使得焊垫18可以被布置在焊膏54上。在回流的工艺中，焊膏54可以被加热并且焊缝可以被形成。焊料可以以它的液态安装到通孔22中。因为通孔42可以被提供有可焊接或焊料可湿的侧壁表面，焊缝可以被形成在通孔22内。焊料嵌条（fillet）56可以在焊垫18与接触垫52之间形成。焊料嵌条并且更准确的是焊料嵌条的形状可以是对焊缝的质量的指示。在前端引线的检查中或在焊接质量的检查中，焊料嵌条可以被检查。图1B示出也可以在通孔22内形成的焊料嵌条58。
焊料嵌条56从半导体封装10的上面或更准确的是从外壳12的上表面16可以是不可见的。焊料嵌条56可以被布置在外壳12的下面。例如，焊料嵌条56可以只被X射线检查。另一方面，由于开口24，在通孔22内的焊料嵌条58从半导体封装10的上侧可以是可见的。开口24可以允许穿过外壳12到通孔22上的光学观察。虽然焊垫18可以在半导体封装10的底表面上，但是焊料嵌条58可以允许焊缝的质量的检查。焊料嵌条58能够通过光学检查被检查。X射线检查可以不是必要的。
图2B示出可以被安装在印刷电路板50上的第二示例的半导体封装30的部分。与在图2A中和在图1B中相同的参考标记被使用。如参考图1B所解释，焊膏54可以被施加到接触垫52上。在回流的工艺中，焊膏可以是熔融的并且该焊膏可以进入通孔42。在焊膏冷却下来之后，焊料嵌条56可以在接触垫52与焊垫38之间形成。进一步的焊料嵌条58可以在通孔42中形成。焊料嵌条58可以形成，因为通孔42可以具有可焊接的侧壁。开口44可以允许从焊料嵌条58的半导体封装30的上侧的光学检查。
焊料可以填充通孔42超出突出部46。因此，可以在焊料54与焊垫38之间提供锁定机制。所以，根据第二个示例的焊缝不仅在接触垫52与焊垫38之间提供电接触，而且还提供锁定接触。
图3示出半导体封装60的顶视图。例如，半导体封装60可以包含例如可以沿着半导体封装60的周界布置的十六个开口62、62A、62C和可以在半导体封装60的中心区域中布置的开口62B。例如，开口62、62A、B、C可以具有大体上圆形的外形。开口62、62A、B、C的宽度或直径可以近似地对应于半导体封装60的厚度。例如，开口62、62A、B、C还可以具有如矩形外形的另一种外形。每个开口62、62A、B、C可以被布置在焊垫（其在图3中未被示出）的通孔64、64A、B、C之上。从上方或换言之从外壳的上侧看到半导体封装60上可以允许检查通孔64。当半导体封装60被焊接到支撑物上（例如，到PCB上）时，可以用焊料来填充通孔64。可以理解，与十七个焊垫对应的从上方可检查的十七个通孔64的数目只是示例性数目。当然，焊垫和通孔的任意其它的数目是可能的。
图4示出在图3中的跨过线A－A’的半导体封装60的横截面视图，该半导体封装60可以被焊接到PCB 50上。在可适用的情况下，使用如在图1B和2B中所使用的相同的参考标记。PCB 50可以包含接触垫52A、52B和52C。半导体封装60可以包含底表面61、上表面63和侧表面65。半导体封装60可以进一步包含可以被布置在底表面61中的三个焊垫68A、68B和68C。焊垫68A可以包含通孔62A，焊垫68B可以包含通孔62B，并且焊垫68C可以包含通孔62C。芯片70可以被附接到焊垫68B。换言之，焊垫68B可以是管芯垫。芯片70可以远离（或离开）通孔62B。焊料54A可以被施加到接触垫52A上，焊料54B可以被施加到接触垫52B，并且焊料54C可以被施加到接触垫52C。
图4进一步以横截面视图示出开口64A、64B和64C。开口64A可以被置于通孔62A上面，开口64B可以被置于通孔62B上面，并且开口64C可以被置于通孔62C上面。芯片70可以被布置在焊垫68B上与开口64B远离。换言之，开口64B可以允许在通孔62B上的观察。芯片70可以包含输入/输出垫72和74。输入/输出垫72可以通过接合线76被电连接到焊垫68A。虽然接合线76可以不处于图4的横截面视图的平面中，但是接合线76通过虚线被指示以使电连接可见。芯片70的输入/输出垫74可以被电连接到焊垫68C。保证电连接的接合线78通过虚线被指示。理解的是接合线78不在图4的横截面视图的平面中。
形成外壳60的密封材料可以被布置在芯片70与开口64B之间。因此，芯片70仍可以被密封在外壳中。开口64B不必妨碍芯片70的保护。接合线76和78还可以被密封材料保护。接合线76和78不通过开口。开口可以被布置以使得它们不必干扰所示出的接合线。它们不必干扰任何接合线。
半导体封装60可以被焊接到PCB 50，例如在回流焊接工艺中。处于其液态中的焊膏54A、54B、54C可以进入通孔62A、62B和62C。通孔62A、62B和62C每一个可以包含部分，该部分可以比通孔的其它部分更窄。可以由突出部（或凸出部）80形成的更窄的部分，该突出部（或凸出部）80可以突出到通孔中。该突出部可以远离（或离开）焊垫68A、B、C的第一表面81，并且突出部可以远离焊垫68A、B、C的第二表面82。它们可以远离通孔的任一末端。可以通过刻蚀通孔62A、B、C来形成突出部。刻蚀的产物可以大体上刻蚀从第一表面81和从第二表面82到接触垫68A、B、C中的半球形的开口。这些半球形的开口可以近似地在接触垫68A、B、C的高度的中间连结在一起。在另一个示例中，突出部可以以另一种方式被形成。突出部（或换言之由突出部在通孔中形成的瓶颈）可以提供锁定机制。
焊垫68A和68C可以分别包含可以与半导体外壳60的侧表面65共面的侧表面84A和84C。侧表面84A和84C可以不必被提供有可焊接的表面。如已经参考图1A所解释，例如，焊垫68A、B、C可以是引线框的部分。引线框可以包含多个半导体封装的多个焊垫。半导体封装可以通过单个腔体模制工艺或图形模制工艺被形成。在单个腔体模制工艺中，每个外壳可以在分离的腔体中被模制。引线框可以在模制工艺的结尾处提供外壳之间的互连。在图形模制工艺中，不同的外壳可以在共同的模具中被模制并且之后被分离。在两种情况下，引线框互连可以在分离工艺期间被切割。因此，焊垫的侧表面可以不必被预镀覆，即使引线框被预镀覆。因此，焊料54不必润湿侧表面84A和84C。
焊料54可以在接触垫52A、B、C和焊垫68A、B、C的边界处形成焊料嵌条56。这些焊料嵌条可以不被从上方检查，因为封装60可以妨碍观察。
焊料54A、B、C可以在通孔62A、B、C中形成焊料嵌条58A、58B和58C，所述通孔62A、B、C可以被预镀覆以使得焊缝可以是可能的。焊料嵌条58A、B、C可以通过光学构件穿过开口64A、B、C被目视检查（如在开口上面通过箭头所指示）。在当前的示例中，焊料嵌条58A可以不被恰当地形成。焊料54A可以不足够地润湿通孔62A的侧壁。因此，焊料54A可以形成凸起的焊料嵌条58A。入射光可以被反射（如通过箭头86以发散的方式所指示）。光学检查可以推断坏的焊缝。
焊料嵌条58B和58C可以具有凸起的形状。焊料可以恰当地润湿通孔62B和62C的侧壁。如在开口64C中箭头88所指示，入射光可以以会聚的方式被反射。光学检查可以推断焊缝。可以不必使用X射线检查。开口可以允许光学检查。
在半导体封装60中使用的材料，例如，引线框中的铜、芯片中的硅和用于外壳的模制化合物，可以具有不同温度的热膨胀系数（CTE）。不同的CTE的效应可以是外壳可以因为热应力而趋向弯曲。开口64可以释放热应力并且因此可以提供封装应力的降低。所以，翘曲可以被降低可以是开口64A、B、C的进一步的效应。进一步的效应可以是可以改进板级可靠性。
如在当前的示例中由开口64B所示出，在允许对于这些焊垫的引线前端检查时在半导体封装的中间设计焊垫可以成为可能。因此，焊垫的增加的数目不必自动地使封装尺寸的增加成为必要。可以增强端子放置的设计可能性。
图5A和5B示出第五个示例。图5A是在图5B中跨过线B－B’的横截面视图。图5B是半导体封装100的顶视图。半导体封装100可以包含外壳110、芯片112和焊垫114。芯片112可以被安装到焊垫114B上。在第五个示例中，焊垫114B不必包含提供引线前端检查的可能性的通孔。应当理解，还可能以可以提供通孔的这样的方式来设计焊垫114B。通孔是否可以被提供在管芯垫上可以依赖于芯片的种类和芯片上的电端子的数目以及由线接合所提供的必要的电接触。
焊垫114A和114C每个可以分别包含通孔122A、122C。开口124A可以被布置在通孔122A上面，并且开口124C可以被提供在通孔122C上面。开口124A、C可以从焊垫120A、C的上表面延伸到外壳110的上表面。半导体封装100可以具有两个截然不同的厚度。第一厚度t1可以在包含焊垫114A和114C的外壳110的周界处被提供。在焊垫114A和114C上面的周界处的外壳110的厚度然后可以被定义为封装的厚度t1分别减去焊垫114A和114C的厚度。开口124A、C可以在外壳110中的具有第一厚度t1的地方处穿过外壳110的厚度被提供。半导体封装100的进一步厚度t2可以在外壳110的中心区域被提供。中心区域中的厚度t2可以大于外壳110的周界中的厚度t1。
大体上，开口124A、C可以具有开口宽度，该开口宽度可以是至少与开口124A、C延伸穿过外壳110的厚度一样大的。换言之，开口宽度可以是至少与各自的焊垫上面的外壳110的厚度一样大的。外壳的厚度可以通过封装100的厚度t1减去焊垫的厚度被给出。通过将封装的厚度从厚度t2降低到厚度t1，开口124A、C在仍允许通孔的光学检查时可以更小。开口124A、C的宽度在当前的示例中被示出要大于通孔122A、C的宽度。开口124A、C的宽度可以至少与通孔122A、C的宽度一样大。
图5B示出根据第五个示例的半导体封装100可以被提供有例如二十四个开口124和相应地有例如二十四个通孔122，其可以在半导体封装可以例如被焊接到PCB时通过光学构件从外壳上面被检查。封装100的外区域130可以具有第一厚度t1，而内区域132可以具有第二厚度t2。该两个不同厚度的区域可以通过斜坡134被互连。
图6A和6B示出第六个示例。图6B是半导体封装200上面的顶视图，而图6A是沿着图6B中的线C－C’的半导体封装200的横截面视图。半导体封装200的图6A中示出的横截面视图类似于图5A中示出的半导体封装100的横截面视图。对于图6A中的部件的参考标记与在图5A中使用的参考标记相比增加100。对于焊垫214、通孔222、芯片212和线接合216以及对于开口224和外壳210的说明与图5A相同。
第六个示例由于所提供的通孔的数目可以与第五个示例不同。半导体封装200的图6B中的顶视图示出具有通孔的二十个接触垫。实际上，半导体封装的拐角中的接触可能更经常经受差的可靠性，因为由于例如热应力的翘曲可能在拐角处更重要。拐角可以具有与封装的所谓的中性点更远的距离。因为通孔可以允许焊缝的光学检查，其可以在半导体封装的边界处不是必要的，所以可能可以在外壳的中间设计焊垫并且不使用用于焊垫的封装拐角。这被第六个示例所指示，尽管第六个示例没有在内区域中包含附加的接触垫。
半导体封装200可以具有两个截然不同的厚度t1和t2，第一厚度t1是在封装的周界处并且第二厚度t2是在中心区域处。半导体封装200可以进一步与半导体封装100不同在于提供仅四个开口224A、224B、224C和224D。开口224A到224D中的每个可以延伸穿过周界处的外壳210的第一厚度，即在具有第一厚度t1的封装的部分（其可以小于外壳210的中心区域中的第二厚度t2）。开口224A、B、C和D中的每个可以在五个通孔上面延伸穿过外壳的第一厚度。换言之，每个开口224A、B、C和D可以允许五个通孔的光学检查。开口224A、B、C和D可以具有大体上长方形的形状。开口224可以具有可以是开口224的宽度的大约5－10倍的长度。提供用于多个通孔的（并且更特定地用于至少两个通孔的）一个开口可以具有外壳可以在模制工艺的结尾处更容易从模制的腔体释放的效应。脱模力可以因此被降低。应当理解，第六个示例仅示出开口的一个可能的布置并且例如开口224A还可以被分成两个分离的开口。开口的设计可以考虑脱模力以及预期的翘曲降低。
图7A和7B示出第七个示例。图7B是半导体封装300上面的顶视图，而图7A是沿着图7B中的线D－D’的半导体封装300的横截面视图。半导体封装300可以包含外壳310、芯片312和焊垫314A、314B和314C。通孔322A和322C可以提供接触垫314A和314C。芯片312可以包含分别到焊垫314A、314C的线接合连接。通孔322A上面的开口324A可以延伸到半导体外壳310的侧表面。通孔322C上面布置的开口324C可以延伸到外壳310的相对侧表面。换言之，开口每个可以开向外壳310的侧表面。封装300可以具有三个截然不同的厚度。外区域中的第一厚度t1可以等于焊垫314A、314C的厚度、与外区域邻近的区域中的第二厚度t2（其可以大于第一厚度）和内区域或中心区域中的第三厚度t3。第三厚度t3可以大于第一厚度t1并且大于第二厚度t2。第一厚度t1可以小于第二厚度t2。
图7B的顶视图示出半导体封装300可以包含例如延伸穿过二十个焊垫314的二十个通孔322。因为外区域中的封装300的第一厚度t1等于焊垫314的厚度，所以焊垫314以及因此通孔322从上方是直接可见的。事实上，开口324可以具有封装300的外区域上的框架的形状。开口324可以延伸穿过焊垫上面的外壳310的第一厚度，该第一厚度等于封装的第一厚度t1减去焊垫的厚度。因为第一厚度t1等于焊垫的厚度，所以焊垫上面的外壳310的厚度是零。外壳的厚度即模制化合物等于在两个邻近的焊垫之间的焊垫的厚度。开口324可以允许通孔322的光学检查并且可以从外壳上面附加地给予到焊垫314的通道。开口324可以允许从上方电接触焊垫314，从而给予从封装顶侧进行电测试的可能性。一旦封装被焊接到例如PCB，电测试因此是可能的。像开口324的框架可以结合两种效应：经由通孔322的光学焊缝检查和在未覆盖的焊垫322上的电测试。同时，在两个邻近的焊垫之间的外壳310的剩余的模制化合物（由参考标记326所指明）与引线封装相比可以增强外壳的稳定性。
图8以顶视图示出第八个示例的半导体封装400。半导体封装400可以包含例如二十四个通孔422（其可以允许例如二十四个焊垫414的焊缝的光学检查）。通孔422对于穿过开口424的光学检查可以是可达到的，所述开口424可以延伸穿过外壳410的厚度。第八个示例表明开口可以被选择以满足脱模力的要求和/或翘曲系数的要求。开口424可以不依赖于焊垫414的形状和取向。在第八个示例中，四个开口424A可以例如是大体上圆形的开口（如在图5B中示出的那些开口），每个被布置在仅一个通孔上面。在图8的示例中，四个开口424B可以具有长方形的形状并且每个可以在两个通孔的上面延伸。四个开口424C每个可以在三个通孔的上面延伸。通孔可以沿着两个同中心的矩形（其由虚线所指示）被布置。第八个示例表明光学引线前端检查的要求可以不再使焊垫被布置在半导体封装的周界周围成为必要。
应当理解，本文描述的不同示例可以彼此结合。此外，可能可以在先前的示例的任何一个中给一个焊垫提供多于一个的通孔。
图9示出详细说明用于生产如在图1到8中所示出的半导体封装的方法的流程图。包含至少一个焊垫的引线框可以被提供。引线框可以包含多个焊垫。一个引线框可以包含用于一个单个半导体封装的焊垫。在特定的示例中，引线框可以包含用于多个半导体封装的多个焊垫。
至少一个焊垫或多个焊垫或预确定的数目的焊垫可以包含通孔。例如，引线框可以从铜中被形成。引线框还可以从任何其它合适的材料中被形成。引线框可以被预镀覆以提供可焊接的表面。至少一个通孔可以具有内表面，其还可以被预镀覆。
引线框可以被布置在铸模的底部。因此，焊垫或多个焊垫可以在完成的半导体封装的底表面处。
铸芯可以被布置到至少一个通孔上。在多个通孔的情况下，用于覆盖不同通孔的铸芯可以被彼此附接。分离的铸芯可以在最终的半导体封装的外面被彼此附接，因此给每个通孔提供分离的开口，或它们可以被彼此附接以使得一个铸芯可以在稍后的半导体封装里面覆盖多个通孔。
铸芯可以封闭通孔，该铸芯被布置在该通孔上面。铸芯可以被铸膜所覆盖。膜辅助模具可以要求铸模上的膜。膜覆盖的铸芯可以牢固地封闭通孔，以致没有模制化合物可以进入该通孔。
外壳可以被模制在引线框和铸模中的铸芯周围。例如，模制的工艺可以是传递模制工艺。
如果使用可以包含用于多个半导体封装的焊垫的引线框，则分离的动作可以在模制之后被实行。
下面属于进一步的示例。示例1是用于生产半导体封装的方法。该方法可以包含提供包含至少一个焊垫的引线框的动作，其中焊垫包含通孔。该方法可以进一步包含在铸模的底部处布置引线框的动作。该方法可以进一步包含在通孔上布置铸芯的动作，其中该铸芯封闭通孔。该方法可以进一步包含在引线框和铸模中的铸芯周围模制外壳的动作。
在示例2中，示例1的主题内容能够可选地包含外壳的模制，该外壳的模制使用膜辅助模具被实行。
在示例3中，示例1的主题内容能够可选地包含引线框，该引线框包含至少两个焊垫，其中每个焊垫包含通孔，并且铸芯覆盖该至少两个通孔。
示例4是可以包含外壳的半导体封装，该外壳包含上表面和与上表面相对的下表面。半导体封装可以进一步包含在外壳的下表面内布置的焊垫，其中焊垫包含通孔，该通孔包含被配置成向通孔里面的焊料提供可焊接的表面的侧壁。半导体封装可以进一步包含从焊垫延伸到外壳的上表面的开口，其中该开口被配置成从外壳的上表面提供到通孔上的光学观察。
在示例5中，示例4的主题内容能够可选地包含：通孔被配置成向通孔里面的焊料提供锁定机制。
在示例6中，示例4的主题内容能够可选地包含半导体封装包含至少两个焊垫，其中每个焊垫包含通孔，并且其中开口被配置成提供到该至少两个通孔上的光学观察。
在示例7中，示例4的主题内容能够可选地包含：外壳包含厚度，并且开口的宽度大约是与在开口附近的厚度相同的值，其中外壳的厚度在开口附近被减少。
虽然本公开已经参考一个或多个实施被图示或描述，但是在没有脱离所附权利要求书的精神和范围的情况下，可以对图示的示例进行变更和/或修改。特别地关于由上述描述的结构所执行的各种功能，除非另外注明，用来描述这样的结构的术语（包含“构件”的参考）旨在对应于执行描述的结构的特定功能（例如，其是功能上等价的）的任何结构，即使在结构上不等价于公开的结构，该公开的结构在本公开的本文所图示的示例性实施中执行该功能。
虽然本公开的特别的特征或方面可以已经参考几个实施中的仅一个被公开，但是这样的特征或方面可以与另外的实施的一个或多个的另外特征或方面结合，这可能对于任何给定或特别的应用是所希望的并且是有利的。而且，就术语“包含”、“具有”、“带有”或其另外变体被使用在详细的描述中或在权利要求书中而言，这样的术语旨在以类似于术语“包括”的方式是包含性的。而且，术语“示例性”仅仅意味着作为示例，而不是最好的或最优的。还要被意识到的是，为了简化的目的和易于理解，本文描绘的特征和/或元件利用彼此相对的特别的尺寸被图示，并且实际的尺寸可以实质上不同于本文图示的尺寸。
虽然特定的方面已经在本文中被图示和描述，但是本领域的技术人员将意识到在没有脱离本公开的范围的情况下，可以用各种变更的和/或等价的实施替代所示出和所描述的特定方面。本申请旨在覆盖本文所讨论的特定方面的任何适配或变化。因此，旨在本公开仅由权利要求书和其等价物所限制。

Claims (20)

1.一种半导体封装，包括：
外壳，包括底表面和上表面；以及
焊垫，包括：
厚度，
第一主表面和第二主表面，
其中第一表面与第二表面相对并且与第二表面相隔为所述厚度；
所述焊垫被布置在所述外壳的底表面中，其中第二表面能从所述外壳的外部访问，
其中所述焊垫包括中空且可焊接的通孔，
其中所述中空且可焊接的通孔从第一表面穿过所述厚度延伸到第二表面；并且
其中所述外壳包括开口，所述开口从所述通孔延伸到所述外壳的上表面。
2.权利要求1的所述半导体封装，其中凸出部凸出到所述通孔的内部分中，其中所述凸出部被布置成与所述通孔的任一末端远离。
3.权利要求2的所述半导体封装，其中所述凸出部通过形成所述通孔的刻蚀工艺被形成。
4.权利要求1的所述半导体封装，其中包括所述通孔的焊垫被预镀覆。
5.权利要求1的所述半导体封装，其中所述通孔的宽度大约是所述焊垫的宽度的一半。
6.权利要求1的所述半导体封装，其中所述开口实质上是圆形的，并且其中所述开口的直径实质上等于或大于在所述开口附近的外壳的厚度。
7.权利要求1的所述半导体封装，其中所述开口的宽度大体上与所述焊垫平行地延伸，未覆盖所述焊垫的部分。
8.权利要求1的所述半导体封装，其中所述开口延伸到外壳的侧表面。
9.权利要求1的所述半导体封装，进一步包括所述外壳的底表面中的至少两个焊垫，其中所述至少两个焊垫中的每个包括通孔，其中所述开口从所述至少两个焊垫的通孔延伸到所述外壳的上表面。
10.权利要求1的所述半导体封装，其中所述半导体封装包括在所述开口附近的第一厚度和大于所述第一厚度的第二厚度。
11.权利要求1的所述半导体封装，其中所述焊垫被布置成与所述外壳的任何侧表面远离。
12.权利要求1的所述半导体封装，其中所述焊垫包括管芯垫，其中所述半导体封装进一步包括芯片，所述芯片被附接到所述焊垫的上表面，并且其中附接的芯片被布置成与所述通孔并且与所述开口远离。
13.权利要求1的所述半导体封装，其中所述通孔包括侧壁，所述侧壁被配置成向所述通孔里面的焊料提供可焊接的表面。
14.权利要求13的所述半导体封装，其中所述通孔被配置成向所述通孔里面的焊料提供锁定机制。
15.权利要求1的所述半导体封装，进一步包括至少两个焊垫，每个焊垫包括通孔，其中所述开口被配置成提供到所述至少两个通孔上的光学观察。
16.一种半导体封装，包括：
外壳；
至少一个引线，包括：
焊料表面，所述焊料表面被配置成被焊接到外垫，所述外垫被布置在所述外壳下面，以及
由所述外壳覆盖的与所述焊料表面相对的上表面，
其中所述至少一个引线包括焊料可湿且中空的通孔，所述焊料可湿且中空的通孔从所述焊料表面延伸到所述引线的相对表面；
其中所述半导体封装包括具有第一厚度的区域和具有比第一厚度大的第二厚度的区域，并且其中开口在第一厚度的区域中在所述通孔上面延伸穿过所述外壳。
17.权利要求16的所述半导体封装，其中所述半导体封装进一步包括大于第一厚度的第二厚度。
18.权利要求16的所述半导体封装，其中所述通孔的宽度小于所述开口的宽度。
19.一种半导体封装，包括：
半导体芯片；
具有厚度的引线框，包括至少一个焊垫，其中所述至少一个焊垫包括焊料表面和与所述焊料表面相对的表面，其中所述焊料表面被配置成将所述半导体封装焊接到支撑物；以及
外壳，被模制在引线框上，
其中所述外壳包围所述半导体芯片并且覆盖所述焊垫的相对表面，其中所述焊垫包括中空的通孔，所述中空的通孔从所述焊料表面穿过引线框的所述厚度延伸到所述相对表面，并且所述外壳包括被布置在所述中空的通孔上面的开口，所述开口延伸穿过所述外壳。
20.权利要求19的所述半导体封装，其中所述通孔的宽度大约是所述焊垫的宽度的一半，并且所述开口的宽度被确定以允许对所述通孔的光学观测。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016105581A1 (de) * 2016-03-24 2017-09-28 Infineon Technologies Ag Umleiten von Lotmaterial zu einer visuell prüfbaren Packungsoberfläche
DE102017223517A1 (de) * 2017-12-21 2019-06-27 Robert Bosch Gmbh Halbleiterbauteil mit einem Durchbruch zur optischen Kontrolle
US20190252256A1 (en) * 2018-02-14 2019-08-15 Nxp B.V. Non-leaded device singulation
JP7114537B2 (ja) * 2019-09-13 2022-08-08 株式会社東芝 半導体検査装置及び半導体装置の検査方法
DE102020000100B4 (de) * 2020-01-10 2024-09-19 Tdk-Micronas Gmbh Gehäustes IC-Bauelement
JP7442333B2 (ja) * 2020-02-12 2024-03-04 エイブリック株式会社 半導体装置およびその製造方法
DE102020119849A1 (de) 2020-07-28 2022-02-03 Infineon Technologies Ag Halbleitergehäuse und verfahren zur herstellung eines halbleitergehäuses

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5668405A (en) * 1994-09-14 1997-09-16 Nec Corporation Semiconductor device with a film carrier tape
US6303997B1 (en) * 1998-04-08 2001-10-16 Anam Semiconductor, Inc. Thin, stackable semiconductor packages
GB2392778A (en) * 2002-09-04 2004-03-10 Atlantic Technology Quad flat pack terminals
CN101533825A (zh) * 2008-03-14 2009-09-16 日月光半导体制造股份有限公司 半导体封装结构及其工艺与表面粘着型半导体封装结构

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06268101A (ja) 1993-03-17 1994-09-22 Hitachi Ltd 半導体装置及びその製造方法、電子装置、リ−ドフレ−ム並びに実装基板
TW200418149A (en) * 2003-03-11 2004-09-16 Siliconware Precision Industries Co Ltd Surface-mount-enhanced lead frame and method for fabricating semiconductor package with the same
FR2888840B1 (fr) 2005-07-22 2007-10-05 Vermont Sa Verre rouge, procede de fabrication de verre rouge, ampoules et tubes teintes obtenus avec un tel verre
JP5534559B2 (ja) 2010-03-15 2014-07-02 サンケン電気株式会社 モールドパッケージの製造方法
US8604596B2 (en) * 2011-03-24 2013-12-10 Stats Chippac Ltd. Integrated circuit packaging system with locking interconnects and method of manufacture thereof
US9331007B2 (en) * 2012-10-16 2016-05-03 Stats Chippac, Ltd. Semiconductor device and method of forming conductive ink layer as interconnect structure between semiconductor packages

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5668405A (en) * 1994-09-14 1997-09-16 Nec Corporation Semiconductor device with a film carrier tape
US6303997B1 (en) * 1998-04-08 2001-10-16 Anam Semiconductor, Inc. Thin, stackable semiconductor packages
GB2392778A (en) * 2002-09-04 2004-03-10 Atlantic Technology Quad flat pack terminals
CN101533825A (zh) * 2008-03-14 2009-09-16 日月光半导体制造股份有限公司 半导体封装结构及其工艺与表面粘着型半导体封装结构

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Publication number Publication date
US20150145109A1 (en) 2015-05-28
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US9484278B2 (en) 2016-11-01
DE102014117337A1 (de) 2015-05-28

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