CN104620442A - 有效辐射的集成天线 - Google Patents

有效辐射的集成天线 Download PDF

Info

Publication number
CN104620442A
CN104620442A CN201380047110.7A CN201380047110A CN104620442A CN 104620442 A CN104620442 A CN 104620442A CN 201380047110 A CN201380047110 A CN 201380047110A CN 104620442 A CN104620442 A CN 104620442A
Authority
CN
China
Prior art keywords
antenna element
via hole
antenna
dielectric slabs
type surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201380047110.7A
Other languages
English (en)
Inventor
N·巴萨范哈利
N·金田
Y-k·陈
Y·贝延斯
S·沙拉米安
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Alcatel Lucent SAS
Alcatel Optical Networks Israel Ltd
Original Assignee
Alcatel Optical Networks Israel Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Alcatel Optical Networks Israel Ltd filed Critical Alcatel Optical Networks Israel Ltd
Priority to CN201811261513.2A priority Critical patent/CN109638414A/zh
Publication of CN104620442A publication Critical patent/CN104620442A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/12—Supports; Mounting means
    • H01Q1/22—Supports; Mounting means by structural association with other equipment or articles
    • H01Q1/2283—Supports; Mounting means by structural association with other equipment or articles mounted in or on the surface of a semiconductor substrate as a chip-type antenna or integrated with other components into an IC package
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q23/00—Antennas with active circuits or circuit elements integrated within them or attached to them
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q9/00—Electrically-short antennas having dimensions not more than twice the operating wavelength and consisting of conductive active radiating elements
    • H01Q9/04—Resonant antennas
    • H01Q9/0407—Substantially flat resonant element parallel to ground plane, e.g. patch antenna
    • H01Q9/0428—Substantially flat resonant element parallel to ground plane, e.g. patch antenna radiating a circular polarised wave
    • H01Q9/0435—Substantially flat resonant element parallel to ground plane, e.g. patch antenna radiating a circular polarised wave using two feed points
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Waveguide Aerials (AREA)
  • Details Of Aerials (AREA)
  • Structure Of Printed Boards (AREA)
  • Variable-Direction Aerials And Aerial Arrays (AREA)

Abstract

一种装置包括具有第一主表面和相对的第二主表面的电介质平板(110)。平面天线元件(140)被定位在第一主表面上。形成通过电介质平板的过孔(150、160)被导电连接到天线元件。多个焊料凸块焊盘被定位在第二主表面上并且被配置为将电介质平板附接到集成电路(200)。

Description

有效辐射的集成天线
技术领域
本申请总体上涉及包括天线的装置和制作天线的方法。
背景技术
本部分介绍可能对促进本发明的更好理解有帮助的方面。因此，本部分的陈述应当在该角度被解读而不是被理解为关于是否为现有技术的承认。
将天线与基于硅的电子器件(例如，集成电路，或IC)进行集成对天线设计呈现重大挑战。硅衬底的高介电常数和高损耗对从这样的天线元件的有效的高频传输和接收是非有利的。因此期望降低硅衬底对天线性能的影响。
发明内容
一个方面提供一种装置，例如，天线。该装置包括具有第一主表面和相对的第二主表面的电介质平板。平面天线元件位于第一主表面上。通过电介质平板形成的过孔被导电连接到天线元件。多个焊料凸块焊盘位于第二主表面上并且被配置成将电介质平板附接到集成电路。
另一方面提供一种例如用于形成天线的方法。该方法包括在电介质平板的第一主表面上形成平面天线元件。过孔位于电介质平板内并且被电连接到天线元件。多个焊料凸块焊盘被形成在第二主表面上。凸块焊盘被配置成将电介质平板附接到集成电路。
在上述实施例中的任何实施例中，集成电路可以使用焊料凸块焊盘被连接到电介质平板。在任何这样的实施例中，装置可以包括位于集成电路上并且由过孔连接到天线元件的天线馈电线。在任何这样的实施例中，多个接地凸块可以位于邻近天线馈电线。
在上述实施例中的任何实施例中，装置可以包括位于IC的顶部层面金属上的基本上不间断的接地平面。在任何实施例中，装置可以进一步包括经由粘附层连接到第一主表面的载体衬底。
在任何实施例中，装置可以进一步包括形成通过电介质平板的并且导电连接到天线元件的第二过孔。第一过孔可以位于与天线元件的几何中心偏移并且约在天线元件的第一轴上。第二过孔可以位于与天线元件的几何中心偏移并且约在天线元件的第二正交轴上。在任何这样的实施例中，天线元件可以被配置以辐射两种正交线性偏振模式。在各个实施例中，天线元件被配置用于产生圆偏振辐射。
在上述实施例中的任何实施例中，电介质平板可以包括液晶聚合物。在任何实施例中，过孔可以具有至少约2:1的纵横比。在任何实施例中，电介质平板可以具有约100μm的厚度。在上述实施例中的任何实施例中，一个或多个过孔可以通过电介质平板的激光烧蚀而被形成。
附图说明
现在参考结合附图进行的以下描述，在附图中：
图1A和图1B分别图示了例如包括电介质平板、平面天线元件和两个位于板内并且导电连接到天线元件的过孔的装置(例如，天线)的一个示例实施例的平面和截面视图；
图2A至图2D图示了包括配置以向图1的过孔中的每个过孔承载天线信号的天线馈电线的集成电路(IC)的示例实施例，其中图2A和图2B图示了不具有接地平面的IC的平面和截面视图，而图2C和图2D图示了具有接地平面的IC的平面和截面视图；
图3A和图3B图示了IC(图3A)和天线(图3B)的示例实施例的平面视图，示出了定位以将天线附接到IC的焊料凸块和位于IC上的可选的接地平面；
图4图示了连接到IC(例如图3A的IC)的天线(例如图3B的天线)的示例实施例；
图5图示了图1的部分的详细截面视图，示出了焊料凸块焊盘、焊料凸块和位于其间的凸块下金属化结构(UBM)的一个实施例；
图6A-图6C图示了例如诸如在图2A中示出的天线馈电线和定位以抑制天线和IC之间的平行模式激发的焊料凸块的截面(图6A和图6B)和平面(图6C)视图；
图7图示了图示根据本文所描述的原理形成的天线(例如，图3B的天线)的实施例的仿真性能的方面的s-参数图。
图8A至图8G图示根据各个实施例形成的天线的制备的方面；
图9图示了一种例如用于制造根据如由例如图1、图2A至图2D、图3A至图3D、图4、图5A至图5C、图6和图8A至图8G所描述的各个实施例的装置的方法；以及
图10图示了根据一个实施例的在图1的天线中的过孔的放置的方面。
具体实施方式
很多集成电路(“IC”)包括相对厚的金属和在金属化结构顶部的电介质层。然而，这些层仍然太薄(例如，约10μm)以至于不能形成有效辐射的高频天线。据认为该结果是由于相对薄的衬底支持高度集中的电场的趋势。已经做出一些尝试以在低损耗衬底上形成天线，并然后经由电磁(EM)耦合将天线耦合到IC。然而，所报道的这样的努力的效率通常仅为50～57％，从而导致天线增益的～3dB的损耗。
发明人已经确定可以通过利用使用相对厚的低损耗衬底的新的集成天线结构并且耦合IC与天线元件之间的电流来克服常规的集成IC天线系统的一些限制。据信该方法可以导致至少约90％的天线效率。在一些情况下，这样的天线元件也可以支持正交偏振模式，从而经由两个名义上正交的信道提供传输和接收。
图1A和图1B图示了根据本发明的原理的天线100的第一示例实施例的一些方面而不加限制。图1A提供了天线100的平面视图，而图1B提供了通过天线100的如标记的截面的侧视图。在以下讨论中同时参考这些图。
天线100包括具有相应的第一主表面120和第二主表面130的衬底110，例如，电介质平板。微带片140被定位在第一主表面120上。过孔150和过孔160提供从衬底110的表面130侧通过衬底110到片140的导电耦合。如下文进一步描述的那样，过孔150和过孔160可以相对于片140被定位，使得每个过孔可以将激发信号耦合到片140的不同的辐射模式。凸块焊盘170提供到过孔150和过孔160的连接。在本文中有时称为焊料凸块180的焊料连接180提供到凸块焊盘170的可焊接的连接。在图示的实施例中的表面130本质上不具有金属特征，除了凸块焊盘170之外。在未图示的其他实施例中，表面130可以包括诸如部分或者基本上完全的接地平面135之类的金属特征，所述金属特征可以包括适于允许信号过孔从中穿过的开口。所图示的接地平面135被包括用于图示，而不是将接地平面135限制到任何特定配置。
衬底110可以由任何合适的电介质材料形成。可以优选的是衬底110具有低介电常数(例如，约4或者更小)以及低损耗系数(例如，约0.01或者更小)。在一个非限制性示例中，衬底110由石英或者有机电介质形成。例如，熔凝石英可以具有约3.75的介电常数和约0.0004或者更小的损耗系数。而且，可以优选的是衬底110可以足够地厚，使得它在机械上足够强能够承受制作工艺期间的处理。在一些实施例中，例如，衬底110具有从约100μm到约150μm的范围内的厚度，有时优选地约125μm。
片140和凸块焊盘170可以由铜形成，但不被限制到任何特定金属。在一些实施例中，如下文进一步描述的那样，衬底110可以由层压到表面120和表面130的金属层提供。层压层然后可以被图形化以形成期望的金属特征，例如，片140和凸块焊盘170。在一些实施例中，片140和凸块焊盘170具有相同的厚度，虽然实施例不被限制到这种情况。片140和凸块焊盘170的厚度不被限制到任何特定值。在一些实施例中，厚度可以是若干微米，例如，约20μm。
图2A至图2D图示了配置为与天线100合作操作的集成电路(IC)200的实施例。IC 200可以包括用一个或者多个激发信号驱动片140的功能。天线100可以使用焊料凸块180和如下文所描述的其他焊料凸块被配合到IC 200。
图2A和图2B以平面视图(图2A)和截面视图(图2B)图示了IC 200的一个实施例。IC 200包括半导体(例如，硅)衬底250、功能层260(例如，晶体管和互连)以及覆在功能层260上面的电介质层270。第一天线馈电线210和第二天线馈电线220可以向焊料凸块180提供激发信号。例如，天线100可以使用焊料回流工艺(例如，所谓的“倒装”工艺)被附接到IC 200。这样的工艺(例如，IC器件封装)对于相关领域技术人员是众所周知的。激发信号可以由例如来自功能层260内的IC 200的更低的信号层面提供到馈电线210和馈电线220。馈电线210和馈电线220中的每个馈电线可以包括配置以形成于对应的凸块焊盘170之一的焊料连接的焊料焊盘230。焊盘230可以包括用于向焊料凸块180提供健壮的连接的合适的UBM堆叠，例如，TI/Pt/Au。
如对于本领域技术人员已知的那样，IC可以具有多个金属层面，其中形成信号迹线和/或功率分布网。虽然在原理上这些金属层中的任何金属层可以用于向片140提供激发信号，但是可能有利的是将馈电线210和馈电线220定位在顶部层面处，部分因为金属厚度在顶部层面处通常比一些更低的层面更大，并且部分因为如果嵌入到更低层面处的信号线之间，则激发信号可能与IC 200的操作的一些方面干扰。因此，馈电线210和馈电线220可以被形成在IC 200的顶部层面金属层中，例如，在电介质层270之上，但是实施例不被限制到此。
图2C和图2D以平面视图(图2C)和截面视图(图2D)图示了IC 200的另一个实施例。在该实施例中，IC 200包括接地平面240。接地平面240可以由IC 200的顶部金属层面形成。在一些情况下，接地平面240可以由更低层面的金属层形成。接地平面可以操作以将IC 200与片140电磁隔离，并且提供用于天线100的附接点。例如，接地平面240可以包括若干位置，在这些位置处UBM堆叠被形成。这些位置可以用作用于倒装工艺中的焊料连接的键合点。这方面在下文被更加详细地阐述。在各个实施例中，接地平面是基本上不间断的，例如是连续的并且未中断的，除了被去除以容纳馈电线210、馈电线220和焊盘230的部分之外。
图3A和图3B分别地图示了IC 200和天线100的平面图。图3B图示了在图的视图中具有面朝上的第二主表面130的天线100。IC200和天线100被配置使得天线100可以绕放置在IC 200之上的旋转轴305旋转并且通过例如倒装工艺接合。图4图示了组合的IC 200和天线100。在下文的讨论中同时描述图3A、图3B和图4。
IC 200包括焊料凸块焊盘310。天线100包括凸块焊盘320。凸块焊盘310和凸块焊盘320的布置不被限制到任何特定布置。可以期望放置足够数目的凸块焊盘310以在所有预期操作环境中机械地支撑天线100，并且容纳由热膨胀系数适配引起的任何热应力。位于对准的焊盘310和焊盘320之间的焊料凸块410(图4)在回流之后形成天线100与IC 200之间的导电的电和机械连接。凸块焊盘250也与凸块焊盘170对准。因此，一些焊料凸块410可以导电地连接凸块焊盘170和凸块焊盘250，以将由IC 200产生的激发信号通过过孔150和过孔160耦合到片140。
一些实施例包括被定位在IC 200中的凸块焊盘330和被定位在天线100上的凸块焊盘340。凸块焊盘330和凸块焊盘340也可以被对准，使得可以在其间形成焊料凸块410。如下文关于图5A至图5C所描述的那样，这些焊料凸块可以抑制IC 200与天线100之间的平行板模式的激发。
图5图示了凸块焊盘170和焊料凸块180的细节。所图示的配置表示可以描述凸块焊盘170、250、310、320、330或者340的实施例。凸块焊盘170可以包括铜核510和凸块下金属化结构(UBM)515，而UBM 515包括层520、530和540。层520可以是例如Ti或者Cr层，层530可以是例如Pt层，并且层540可以是例如Au层。在一些实施例中，IC 200的顶部层面金属可以是除了铜以外的金属。在这样的情况中，UBM 515可以酌情被更改。此外，相关领域技术人员将领会其他UBM方案是可能的并且可以包括具有与所描述的实施例不同成分的层，或者可以具有不同数目的层。
焊料凸块180被定位在最外部的UBM层(例如，层540)上。焊料凸块不被限制到任何特定的成分，并且可以是任何常规的或者将来发现的焊料成分。在一些实施例中，可以期望使用无Pb成分，例如，锡-银-铜焊料，有时被称为SAC焊料。
图6图示了天线馈电线(例如，天线馈电线210)、焊料凸块焊盘(例如，凸块焊盘330和340)和焊料凸块(例如，焊料凸块410)的截面(图6A和图6B)和平面(图6C)视图。凸块焊盘330和340以及焊料凸块410形成组件610，组件610为了简便起见在下文的讨论中被引用。组件610的多个实例可以被定位成邻近天线馈电线210并且在天线馈电线210的两侧上。可选地，组件610由诸如接地平面240之类的接地平面接地。在本文中，“接地”和类似的术语包括实施例，其中凸块被配置为在IC的操作期间接地，即使IC可能实际上不被连接到接地参考。据信组件610能够抑制片140与IC 200之间的平行模式激发。这样的激发可以由衬底110和接地平面240之间的空气隙引起。这些激发可以是非期望的，因为正交天线模式之间的隔离可以被降低，和/或天线功率可以被降低，因为电能被耦合到平行模式激发。
图10图示了根据本文所描述的各个实施例的非限制性的示例天线1000。X-Y坐标轴被图示用于参考而不是限制。辐射元件1010，类似于片140，具有平行于Y轴的第一轴1020和平行于X轴的第二轴1030。元件1010具有高度H和宽度W。H和W被图示为大约相等，但实施例不被限制到此。轴1020和1030在元件1010的几何中心处相交。过孔150在正x方向上与几何中心移位偏移D1，并且过孔160在负y方向上与几何中心移位偏移D2。在图示的实施例中，D1被示出约等于D2，但实施例不被限制到此。
根据描述天线1000的各个方面的参数来建模天线1000的性能。模型参数包括例如用于产生～94GHz中心频率的石英衬底110，H≈740μm，W≈740μm，D1≈145μm以及D2≈145μm。这些值仅作为示例被提供，并且不在任何特定方面限制天线100的几何形状。
应用到过孔150的激发信号激发大约平行于Y轴的线性偏振的EM辐射，例如，Y偏振，如参考图示的坐标轴。应用到过孔160的激发信号激发大约平行于X轴的线性偏振的EM辐射，例如，X偏振。因此，天线1000能够以两种互相正交的偏振模式辐射。该正交性表示本文所描述的实施例(例如，天线100和天线200)。在这样的实施例中，由于同时激发两种正交线性偏振辐射模式的能力，天线可以被操作以产生圆偏振的辐射。
图7图示了示出附接到诸如IC 200之类的IC的天线1000的仿真性能的方面的s参数。在不限制到任何特定实施例的情况下，图7的仿真结果基于的天线设计包括IC上的顶部层面金属接地平面(例如，接地平面240)和邻近馈电线的焊料球组件(例如，如由凸块焊盘330和340所示放置的组件610)。端口S1可以描述去往天线100的第一输入，例如，过孔150。端口S2可以描述去往天线100的第二输入，例如，过孔160。第一特性S11描述了去往端子S1的功率输入回到端子S1的耦合。第二特性S12描述了去往端子S1的功率输入到端子S2的耦合。因此，S12特性可以描述第一天线激发模式与第二正交天线激发模式之间的隔离。
S11特性在例如微波谱的W波段中在约94GHz处呈现极小值。极小值的值(约-25dB)表示去往片140的功率输入相对有效耦合到由天线100发出的在94GHz的辐射。S12特性呈现更加复杂的行为，其中在所显示的频率范围中具有两个局部极小值。在94GHz处，S12的值是约-20dB。因此，在该实施例中，天线100的两个辐射模式之间的隔离可以被期望为至少约20dB。该隔离程度被认为足以支持经由两个互相正交的线性偏振信号的天线100的传输。可以在石英衬底110的接地平面135与IC衬底的金属层(例如，接地平面240)之间支持平行板模式。该模式可以通过靠近第一天线馈电线210与靠近第二天线馈线220的接地平面之间的导电连接而被抑制，例如被短路。下文进一步讨论导电连接。
据认为X偏振与Y偏振之间的小的串扰是由于使用过孔150和160而不是使用电磁耦合来导电激发天线1000的线性偏振模式所致。该小的串扰被期望提供在两个分离的正交信道中传输或者接收的能力。此外，S11和S12特性指示对于大约94GHz中心频率周围约5％的通带，效率可以被期望高于90％。
图8A至图8F图示了可以在诸如天线100之类的天线的制作中使用的步骤的子集。相关领域技术人员将认识到所描述的步骤的被省略的方面对于这样的技术人员是众所周知的，诸如半导体器件制作的各个方面。
图8A图示了在制作的中间阶段的天线100。衬底805具有未被图案化的导电层810，导电层810粘附到衬底805。导电层815在先前步骤中可能已经被图形化以形成一个或者多个金属特征，例如，片140。衬底805包括适于用作天线衬底的电介质材料。可以期望的是衬底805具有不大于4的介电常数，以及不大于0.01的损耗系数。衬底805不被限制到任何特定材料，并且可以包括无机材料、有机材料或者二者。在非限制性示例中，衬底805包括玻璃、石英(例如，熔凝石英)、聚合物材料、液晶聚合物材料或者热固性树脂。
层810和层815不被限制到任何特定材料，而是可以是金属的。在非限制性示例中，层810和815包括铜，并且可以是基本上纯元素金属层。在非限制性示例中，层810和815是具有约18μm厚度的基本上纯元素铜。在不限制的情况下，衬底805以及层810和815可以被方便地提供为层压产品，诸如例如从美国亚利桑那州钱德勒市的罗杰斯公司先进电路材料部门(Rogers Corporation,AdvancedCircuit Materials Division,Chandler AZ,USA)可获得的Ultralam 3950层压件。Ultralam 3950产品可以包括具有约100μm厚度、约2.9的介电常数以及约0.002的损耗系数的液晶聚合物材料，和具有约1mΩ/sq的方块电阻的18μm的层压铜层。使用由其他材料形成的和/或具有不同厚度和/或方块电阻的导电层810和815的实施例被明确地认为在本公开的范围内。
在图示的实施例中，包括层810和815的衬底805被固定到载体衬底820。载体衬底820(有时称为载体820)可以是任何材料并且可以具有适于在天线100的处理期间支持衬底805的任何厚度。在非限制性实施例中，载体820是玻璃晶片。如对于相关领域技术人员已知的那样，半导体处理工具可以被配置以接受具有均匀尺寸(例如，300mm直径)的晶片。可以利用使用这样的晶片作为载体820的标准半导体处理工具执行天线100的一些处理。合适的晶片可以从例如美国肯塔基州40228路易斯维尔肖特北美(Schott North America,Louisville,KY 40228,USA)获得。然而，可以使用与这样的工具兼容的任何衬底，例如，石英、蓝宝石、硅、或者诸如GaAs之类的另一半导体。
衬底805可以经由粘附层825被固定到载体820。粘附层825不被限制到任何特定类型或者材料。在一些实施例中，粘附层825是形成层815与载体820之间的准永久键合的材料。在一些实施例中，粘附层825由具有低介电常数和/或损耗系数的材料形成。在不限制的情况下，一种方便的材料在下文中是由罗杰斯公司生产的3001键合膜。该材料可以具有例如约2.3或更小的介电常数和约0.003或者更小的损耗系数。
在一些实施例中，在将衬底805连接到载体820之前已经通过常规工艺来处理层815以形成片140。本领域技术人员熟悉这样的处理，其可以包括光刻胶层的沉积和图形化以及层815的湿法或者干法刻蚀。
在图示的实施例中，已经在层810之上形成并图形化光刻胶层830。图形化已经形成开口835，开口835被定位以在后续处理步骤中在层810中形成各种特征。特征可以包括，例如，凸块焊盘170、320和340，以及如果期望则也可以包括定位在表面130上的接地平面。
图8B示出了在湿法或者干法化学刻蚀已经去除层810的由开口835暴露的部分之后在随后的形成阶段中的天线100。刻蚀工艺不被限制到任何特定工艺，但是可以是例如等离子体刻蚀工艺。在刻蚀工艺之后，光刻胶830可以通过任何常规工艺去除。
图8C示出了在随后的形成阶段(例如，在光刻胶层830已经被形成并图形化以形成开口845之后)中的天线100。开口845可以被定位以形成过孔150、160。在图中，在衬底805中形成开口855的工艺850被示出。工艺850可以是任何合适的工艺，例如，等离子体刻蚀工艺或者光学工艺，例如激光工艺。作为非限制性示例，工艺850可以是激光烧蚀工艺。如由相关领域技术人员已知的那样，激光烧蚀工艺可以使用由层805至少部分地吸收的电磁波长，引起层805的暴露部分的加热和蒸发。在一些实施例中，波长被选择以在衬底805中产生比在光刻胶层840中更大的吸收。激光烧蚀工艺可以能够产生具有至少约2:1的纵横比的开口855。因此，例如当衬底805具有约100μm的厚度时，开口855的直径可以是约50μm或者更少。
在使用液晶聚合物衬底805的实施例中，开口855可以通过例如冲压、钻孔、O2等离子体刻蚀(例如，反应离子刻蚀，或者RIE)或者激光烧蚀形成。在100μm以下，冲压和钻孔开口855可能是不实际的。在RIE和激光烧蚀之间，作为成本有效的工艺，激光烧蚀可以是优选的。KrFl 248nm受激准分子(excimer)激光可以用于烧蚀开口855。层815在液态原子激光烧蚀工艺中可以用作停止层。例如，铜可以用作有效的停止层。
在图8D中，光刻胶层840已经被去除，并且光刻胶层860已经被形成。开口865暴露层810的部分。在一些实施例中，光刻胶层860可以通过处理光刻胶层840以暴露层810的部分而形成。例如，各向同性等离子刻蚀工艺可以去除光刻胶层840的部分以暴露层810的如图所示的部分。
在图8E中，导电层870已经被形成在光刻胶层860之上。导电层870不被限制到任何特定材料，但是可以是例如溅射的金或者铝。导电层870形成与810的暴露部分的导电接口。
在图8F中，光刻胶层860和导电层870的部分已经被去除。去除可以使用例如化学机械抛光或者溶解光刻胶层860并且剥离导电层870的下面部分的溶剂工艺而被完成。剩余部分875形成层810的部分与层815的部分之间的导电连接。因此，剩余部分875执行过孔150、160的功能，提供到层815(例如，片140)的导电耦合。
在图8G中，UBM 880和焊料凸块885已经被形成。用于形成这些特征的工艺在本领域中是众所周知的。UBM 880可以是如先前参考UBM 515所描述的那样。焊料凸块885可以包括诸如SAC之类的无铅焊料成分，如先前参考焊料凸块180所描述的那样。焊料凸块885可以是例如焊料凸块410的代表。
载体820可以包括完成图8A至图8G所图示的工艺步骤之后的天线100的多个实例。载体820可以被配合到包括IC 200的对应的多个实例的衬底。天线100的实例中的每个实例可以使用包括例如焊料回流工艺的倒装工艺被配合到IC 200的对应的实例。组合的天线100和IC 200的多个实例然后可以由例如晶片切割工艺分离，形成组合的天线100和IC 200的多个实例。可选地，载体820的分离的部分可以保持附接到天线100。在如先前描述的实施例中，例如当载体820是石英或者玻璃时，载体820不期望与经由天线100的信号的传输或者接收显著地干扰。
转到图9，一种形成装置(例如，天线100)的方法900被示出。方法900的步骤在没有限制的情况下参考在本文中先前描述的元件(例如，在图1A、图1B、图2A-图2D、图3A、图3B、图4、图5、图6A-图6C和图9A-图8G中)而被描述。方法900的步骤可以以与图示的顺序不同的另一顺序被执行，在一些实施例中可以一起被省略。
在步骤910中，平面天线元件(例如，片140)被形成在电介质平板的第一主表面(例如，衬底110的表面120)上。在步骤920中，过孔(例如，过孔150或者过孔160)被定位在电介质平板内并且被导电连接到天线元件。在步骤930中，多个焊料凸块焊盘(例如，凸块焊盘170、320或者340)被形成在电介质平板的第二主表面(例如，表面130)上。凸块焊盘被配置为将电介质平板附接到集成电路，例如，IC200。
方法900的任何实施例可以包括其中集成电路经由多个焊料凸块(例如，焊料凸块410)接合到电介质平板的步骤940。任何这样的实施例可以包括其中过孔被导电耦合到位于集成电路(例如，馈电线210或者220)上的天线馈电线的步骤950。任何这样的实施例可以包括其中多个接地凸块(例如，组件610中的焊料凸块410)被形成位于邻近天线馈电线的步骤960。
在方法900的实施例中的任何实施例中，天线馈电线可以是第一天线馈电线并且过孔可以是第一过孔。方法可以进一步包括其中第二过孔被导电连接到位于电介质平板内的天线元件的步骤970。第一过孔可以被定位与天线元件的几何中心偏移并且大约在天线元件的第一轴上。第二过孔可以被定位与天线元件的几何中心偏移并且大约在天线元件的第二正交轴上。
在方法900的以上实施例中的任何实施例中，IC可以包括由IC的顶部层面金属层形成的基本上不间断的接地平面。在方法900的实施例中的任何实施例中，第一主表面可以经由粘附层被连接到载体衬底。
在方法900的上述实施例中的任何实施例中，过孔可以具有至少约2:1的纵横比。在任何实施例中，电介质平板可以包括液晶聚合物。在任何实施例中，电介质平板可以具有约100μm的厚度。在任何实施例中，形成过孔可以包括激光烧蚀电介质平板。
本申请所涉及领域的技术人员将领会可以对所描述的实施例做出其他或者进一步的添加、删除、置换和修改。

Claims (10)

1.一种装置，包括：
电介质平板，具有第一主表面和相对的第二主表面；
平面天线元件，被定位在所述第一主表面上；
过孔，穿过所述电介质平板而被形成并且导电连接到所述天线元件；以及
多个焊料凸块焊盘，被定位在所述第二主表面上并且被配置以将所述电介质平板附接到集成电路。
2.如权利要求1所述的装置，进一步包括经由所述焊料凸块焊盘接合到所述电介质平板的所述集成电路。
3.如权利要求1所述的装置，其中所述电介质平板包括液晶聚合物。
4.如权利要求1所述的装置，进一步包括被定位在所述第二主表面上的不间断接地平面。
5.如权利要求1所述的装置，进一步包括第二过孔，所述第二过孔穿过所述电介质平板而被形成并且导电连接到所述天线元件，其中所述第一过孔被定位与所述天线元件的几何中心偏移并且大约在所述天线元件的第一轴上，并且所述第二过孔被定位与所述天线元件的所述几何中心偏移并且大约在所述天线元件的第二正交轴上。
6.如权利要求1所述的装置，其中所述天线元件被配置为以两种正交线性偏振模式辐射或者被配置为产生圆偏振辐射。
7.一种方法，包括：
在电介质平板的第一主表面上形成平面天线元件；
将导电连接到所述天线元件的过孔定位在所述电介质平板内；
在所述第二主表面上形成多个焊料凸块焊盘，所述凸块焊盘被配置为将所述电介质平板附接到集成电路。
8.如权利要求7所述的方法，其中所述天线馈线是第一天线馈线并且所述过孔是第一过孔，并且所述方法进一步包括将导电连接到所述天线元件的第二过孔定位在所述电介质平板内，其中所述第一过孔被定位与所述天线元件的几何中心偏移并且大约在所述天线元件的第一轴上，并且所述第二过孔被定位与所述天线元件的几何中心偏移并且大约在所述天线元件的第二正交轴上。
9.如权利要求7所述的方法，其中所述集成电路包括在顶部层面金属层上的不间断接地平面。
10.如权利要求7所述的方法，其中所述天线元件被配置为以两种正交线性偏振模式辐射或者被配置为产生圆偏振辐射。
CN201380047110.7A 2012-09-11 2013-09-06 有效辐射的集成天线 Pending CN104620442A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811261513.2A CN109638414A (zh) 2012-09-11 2013-09-06 有效辐射的集成天线

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/609,388 US9325056B2 (en) 2012-09-11 2012-09-11 Radiation efficient integrated antenna
US13/609,388 2012-09-11
PCT/US2013/058420 WO2014042978A1 (en) 2012-09-11 2013-09-06 Radiation efficient integrated antenna

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201811261513.2A Division CN109638414A (zh) 2012-09-11 2013-09-06 有效辐射的集成天线

Publications (1)

Publication Number Publication Date
CN104620442A true CN104620442A (zh) 2015-05-13

Family

ID=49182531

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201380047110.7A Pending CN104620442A (zh) 2012-09-11 2013-09-06 有效辐射的集成天线
CN201811261513.2A Pending CN109638414A (zh) 2012-09-11 2013-09-06 有效辐射的集成天线

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201811261513.2A Pending CN109638414A (zh) 2012-09-11 2013-09-06 有效辐射的集成天线

Country Status (6)

Country Link
US (1) US9325056B2 (zh)
EP (1) EP2896087A1 (zh)
JP (1) JP6159407B2 (zh)
KR (1) KR101664756B1 (zh)
CN (2) CN104620442A (zh)
WO (1) WO2014042978A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108292371A (zh) * 2015-08-06 2018-07-17 薄膜电子有限公司 具有印刷接线柱的无线标签，及其制造和使用方法
CN109378584A (zh) * 2018-12-04 2019-02-22 深圳迈睿智能科技有限公司 抗干扰天线及其制造方法
CN111755812A (zh) * 2019-03-28 2020-10-09 电连技术股份有限公司 天线模组及终端
JP2021022610A (ja) * 2019-07-25 2021-02-18 株式会社東芝 アンテナ装置および製造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10015879B2 (en) * 2016-01-27 2018-07-03 Corning Incorporated Silica content substrate such as for use harsh environment circuits and high frequency antennas
US10230174B2 (en) * 2016-08-17 2019-03-12 Yan Wang Frequency diverse phased-array antenna
CN110447146A (zh) * 2016-12-21 2019-11-12 英特尔公司 无线通信技术、装置和方法
TWI653780B (zh) * 2016-12-22 2019-03-11 日商京瓷股份有限公司 天線基板及其製造方法
JP7091961B2 (ja) * 2018-09-13 2022-06-28 Tdk株式会社 オンチップアンテナ
KR20210082511A (ko) * 2018-12-17 2021-07-05 닛폰세이테츠 가부시키가이샤 적층 코어 및 회전 전기 기기
US11705625B2 (en) 2020-06-04 2023-07-18 Tdk Corporation Antenna device
DE102020125897A1 (de) * 2020-10-02 2022-04-07 Vacuumschmelze Gmbh & Co. Kg Blechpaket, elektrische Maschine und Verfahren zum Herstellen eines Blechpakets

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002100698A (ja) * 2000-09-26 2002-04-05 Shinko Electric Ind Co Ltd 半導体装置用パッケージおよび半導体装置
US20040012527A1 (en) * 2002-07-16 2004-01-22 Alps Electric Co., Ltd. Circularly-polarized-wave patch antenna which can be used in a wide frequency band
US20060049995A1 (en) * 2004-09-01 2006-03-09 Toshikazu Imaoka Integrated antenna type circuit apparatus
US20070231962A1 (en) * 2006-03-29 2007-10-04 Shinko Electric Industries Co., Ltd. Manufacturing method of wiring substrate and manufacturing method of semiconductor device
US20090168367A1 (en) * 2007-12-27 2009-07-02 Shinko Electric Industries Co., Ltd. Electronic apparatus
WO2010036709A2 (en) * 2008-09-25 2010-04-01 Skyworks Solutions, Inc. Overmolded semiconductor package with an integrated antenna
EP2469592A1 (en) * 2010-12-23 2012-06-27 Karlsruher Institut für Technologie Integrated circuit chip package device

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3471160B2 (ja) * 1996-03-18 2003-11-25 株式会社東芝 モノリシックアンテナ
EP1126522A1 (en) * 2000-02-18 2001-08-22 Alcatel Packaged integrated circuit with radio frequency antenna
US8669834B2 (en) * 2008-03-18 2014-03-11 Shi Cheng Substrate integrated waveguide
US8872703B2 (en) * 2009-01-16 2014-10-28 Saint-Gobain Glass France Transparent, flat antenna, suitable for transmitting and receiving electromagnetic waves, method for the production thereof, and use thereof
CN201508912U (zh) * 2009-10-22 2010-06-16 海宁胜百信息科技有限公司 双极化微带天线
DE102010028265A1 (de) 2010-04-27 2011-10-27 Robert Bosch Gmbh Antenneneinrichtung zum Senden und Empfangen elektromagnetischer Wellen
JP2012015909A (ja) * 2010-07-02 2012-01-19 Fujikura Ltd 半導体実装装置
US20120074559A1 (en) * 2010-09-24 2012-03-29 International Business Machines Corporation Integrated circuit package using through substrate vias to ground lid
CN202058855U (zh) * 2011-05-20 2011-11-30 陈发林 一种双极化天线

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002100698A (ja) * 2000-09-26 2002-04-05 Shinko Electric Ind Co Ltd 半導体装置用パッケージおよび半導体装置
US20040012527A1 (en) * 2002-07-16 2004-01-22 Alps Electric Co., Ltd. Circularly-polarized-wave patch antenna which can be used in a wide frequency band
US20060049995A1 (en) * 2004-09-01 2006-03-09 Toshikazu Imaoka Integrated antenna type circuit apparatus
US20070231962A1 (en) * 2006-03-29 2007-10-04 Shinko Electric Industries Co., Ltd. Manufacturing method of wiring substrate and manufacturing method of semiconductor device
US20090168367A1 (en) * 2007-12-27 2009-07-02 Shinko Electric Industries Co., Ltd. Electronic apparatus
WO2010036709A2 (en) * 2008-09-25 2010-04-01 Skyworks Solutions, Inc. Overmolded semiconductor package with an integrated antenna
EP2469592A1 (en) * 2010-12-23 2012-06-27 Karlsruher Institut für Technologie Integrated circuit chip package device

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108292371A (zh) * 2015-08-06 2018-07-17 薄膜电子有限公司 具有印刷接线柱的无线标签，及其制造和使用方法
CN109378584A (zh) * 2018-12-04 2019-02-22 深圳迈睿智能科技有限公司 抗干扰天线及其制造方法
CN109378584B (zh) * 2018-12-04 2024-04-16 深圳迈睿智能科技有限公司 抗干扰天线及其制造方法
CN111755812A (zh) * 2019-03-28 2020-10-09 电连技术股份有限公司 天线模组及终端
JP2021022610A (ja) * 2019-07-25 2021-02-18 株式会社東芝 アンテナ装置および製造方法
JP7166226B2 (ja) 2019-07-25 2022-11-07 株式会社東芝 アンテナ装置および製造方法

Also Published As

Publication number Publication date
EP2896087A1 (en) 2015-07-22
WO2014042978A1 (en) 2014-03-20
JP6159407B2 (ja) 2017-07-05
US20140070999A1 (en) 2014-03-13
KR20150042813A (ko) 2015-04-21
US9325056B2 (en) 2016-04-26
KR101664756B1 (ko) 2016-10-12
CN109638414A (zh) 2019-04-16
JP2015530055A (ja) 2015-10-08

Similar Documents

Publication Publication Date Title
CN104620442A (zh) 有效辐射的集成天线
CN105428323B (zh) 具有带聚合物衬底的半导体器件的印刷电路模块以及其制造方法
KR100938970B1 (ko) 반도체 장치 및 그 제조 방법
US8383460B1 (en) Method for fabricating through substrate vias in semiconductor substrate
US7408257B2 (en) Packaging chip and packaging method thereof
US20110180317A1 (en) Electronic component package, method for producing the same and interposer
US11309277B2 (en) Chip assembling on adhesion layer or dielectric layer, extending beyond chip, on substrate
JP2009529788A (ja) 歪み補償パッケージおよび方法
JP2004152810A (ja) 半導体装置及び積層型半導体装置
US20070212813A1 (en) Perforated embedded plane package and method
US8409927B1 (en) Methods for fabricating integrated circuit systems including high reliability die under-fill
JP5330115B2 (ja) 積層配線基板
TW466741B (en) System semiconductor device and method of manufacturing the same
CN102376664B (zh) 半导体装置、半导体电路基板以及半导体电路基板的制造方法
JP5709352B2 (ja) 背面多層信号ルーティングを有するｍｍｉｃ
JP4334397B2 (ja) 半導体装置及びその製造方法
CN114171409A (zh) 扇出式封装方法及封装结构
KR100936070B1 (ko) 웨이퍼 스택 제작 방법
JP2004179504A (ja) 半導体装置並びにその製造方法、半導体パッケージ並びに電子機器
JP5540813B2 (ja) 半導体デバイスの製造方法及び積層化半導体デバイスの製造方法
CN117594550A (zh) 走线基板及走线基板的制作方法
CN115863190A (zh) 晶圆键合方法
CN112530813A (zh) 临时键合方法
JP2009246326A (ja) ハイブリッド基板、ハイブリッド基板の製造方法、インダクタモジュールおよびインダクタモジュールの製造方法ならびに回路モジュール

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20150513

RJ01 Rejection of invention patent application after publication