CN104601169B - 一种可实现压控振荡器全工作电压范围振荡的偏置电路 - Google Patents

Abstract

本发明公开了一种可实现压控振荡器全工作电压范围振荡的偏置电路，目的是解决VCO增益Kvco越来越大导致PLL输出频率受VCO控制电压纹波的影响越来越大的问题。本发明由启动电路、第一级偏置电路和第二级偏置电路组成；本发明一个输入端与锁相环中低通滤波器的输出端相连，从锁相环滤波器接收Vc电压；两个输出端与VCO延迟单元的两个输入端相连，分别向VCO延迟单元输出模拟电压vbp和vbn，vbp和vbn为一对斜率变化趋势相反的模拟电压。启动电路由七个PMOS管和四个NMOS管组成；两个偏置电路均分别由五个PMOS管、五个NMOS管和一个电容组成。本发明可实现Vc从0到VDD全工作电压范围内振荡，在VCO振荡频率范围不变的情况下增大控制电压的范围，大大降低VCO的增益Kvco。

Description

一种可实现压控振荡器全工作电压范围振荡的偏置电路

技术领域

本发明主要涉及CMOS集成电路领域中降低RC压控振荡器VCO(Voltage ControlOscillator)增益的偏置电路，尤其是涉及到一种可实现VCO从0到VDD全工作电压范围振荡的偏置电路。

背景技术

锁相环PLL(Phase-Locked Loop)广泛应用于频率的调制和调解、数据时钟恢复、高速时钟信号产生器、时钟信号的抖动消除和频率合成器等领域。在上述的应用领域中，PLL抖动性能的优劣直接影响到整个电子系统的性能。相关研究表明，PLL抖动主要来源于输入参考时钟的噪声、电源和地的噪声，电荷泵的失配。

PLL的通用结构如图1所示，工作原理如下：压控振荡器(VCO)的输出时钟经过分频器(DIV)进行分频，产生的低频信号与晶振电路产生的一个高稳定参考时钟信号进入鉴频鉴相器(PFD)进行比较，PFD鉴别二者的相位差，并将其转化为关于时间的脉冲控制信号，根据经过DIV分频的VCO输出时钟是超前还是滞后于晶振产生的参考时钟频率，来控制电荷泵(CP)给低通滤波器(LPF)的电容C1放电或者充电相应的时间，放电或者充电的结果导致Vc电压的降低或者升高，Vc电压通过VCO偏置电路的调整，产生vbp和vbn，这两个信号控制VCO延迟单元的负载和尾电流源，从而控制压控振荡器的振荡频率降低或者升高，最后通过差分转单端电路将VCO延迟单元产生的差分信号转换为单端输出，这个单端输出信号便是VCO的输出时钟信号PLL_out，该信号便再次通过DIV分频与晶振电路产生的参考时钟通过PFD进行比较。如此反复，直到分频后的信号与晶振电路产生的参考时钟相位一致，便完成了稳定时钟的产生，此时VCO的输出便稳定在需要的高质量时钟频率上。

VCO作为PLL的核心部件，其性能的优劣直接影响到PLL的输出抖动性能。VCO的输出频率抖动性能主要取决于两个方面：VCO对内部噪声的抑制能力和VCO对外部噪声的抑制能力。对于外部噪声的抑制主要体现在对电源噪声的抑制和对电荷泵失配效应的抑制。

采用差分延迟单元的VCO结构可以降低输出频率对电源噪声的敏感性，如图1中的压控振荡器延迟单元VCO_Delay_Cell结构，但是这种结构并不能降低输出时钟频率对电荷泵失配的敏感性。通过降低VCO的增益Kvco，可以降低VCO输出频率对电荷泵失配的敏感性，因为电压波动ΔV导致的VCO输出频率变化为ΔV与Kvco的乘积，所以相同的ΔV，Kvco越小VCO受控制电压波动的影响越小。Kvco是指VCO的输出频率与控制电压在某个很小范围内的一个比值。随着工艺不断缩小导致电源电压不断降低，VCO的增益Kvco越来越大，PLL输出频率对VCO控制电压纹波抑制能力也越来越弱。

在中心频率已知的情况下，降低Kvco值的措施有如下两种：①增大延迟单元的尺寸，即增大图1中VCO_Delay_Cell晶体管的尺寸，从而增大负载电阻和相邻两级之间的寄生电容使每一级延迟增大，最终导致Kvco值降低。或者增加延迟单元级数，即增加图1中VCO_Delay_Cell的个数，直接降低VCO的振荡频率，从而降低Kvco值。②调节控制电压Vc与vbp和vbn之间的关系，使控制VCO振荡的Vc电压范围增大，从而在VCO振荡频率范围不变的情况下降低Kvco。实践证明：通过改变延迟单元的尺寸来降低Kvco值的效果不明显。通常VCO偏置电路所转换的vbp和vbn信号范围都是[0，VDD]，而实际VCO振荡却会使vbn和vbp分别损失一个电压阈值，因为vbn和vbp分别控制源端接地的NMOS管和源端接VDD的PMOS管，这样相当于VCO振荡的控制电压范围比VDD小一个阈值，图6(a)所示为损失一个阈值的“控制电压-振荡频率”曲线，如图6(b)所示为没有损失一个阈值的“控制电压-振荡频率”曲线，很明显，在需要相同振荡频率范围的情况下，由于图6(a)的控制电压范围较小，使得曲线的斜率较大，在“控制电压-振荡频率”曲线中曲线的斜率就是VCO的增益Kvco。图6(c)是目前最常用的VCO偏置电路功能曲线，很明显在Vc在0V附近时，vbn也在0V附近，vbp在VDD附近，此时由于vbn和vbp所控制的管子没有正常导通工作(导通需要栅源电压大于阈值电压)，所以VCO并没有振荡，直到vbn和vbp满足它们分别控制的管子导通，VCO才开始振荡，因此VCO可以振荡的控制电压范围比VDD损失了一个阈值，该阈值是指MOS管导通需要的栅源电压。因此，如何降低VCO的增益Kvco，提供一种使Vc在整个VDD范围都振荡的偏置电路，是本领域技术极为关注的技术问题。目前没有公开文献涉及使Vc在整个VDD范围都振荡的偏置电路。

发明内容

本发明要解决的技术问题是，针对目前工艺不断缩小，电源电压不断降低，VCO增益Kvco越来越大，从而导致PLL输出频率受VCO控制电压纹波的影响越来越大的问题，提供一种可实现VCO控制电压Vc从0到VDD全工作电压范围内都振荡的偏置电路，它由于在VCO振荡频率范围不变的情况下增大了控制电压的范围，从而在很大程度上降低了VCO的增益Kvco。

本发明由启动电路、第一级偏置电路和第二级偏置电路组成。

本发明有一个输入端和两个输出端。一个输入端与锁相环中低通滤波器的输出端相连，从锁相环滤波器接收Vc电压；两个输出端与VCO延迟单元的两个输入端相连，分别向VCO延迟单元输出模拟电压vbp和vbn，vbp和vbn为一对斜率变化趋势相反的模拟电压。

第一级偏置电路有两个输入端和一个输出端，一个输入端从PLL的滤波器模块接收Vc电压、另一个输入端接受启动电路的输出电压Init，输出端输出vbp电压。第一级偏置电路由五个PMOS管(即第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管和第五PMOS管)、五个NMOS管(即第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管和第五NMOS管)和一个电容器件(即第一电容)组成。第一级偏置电路所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底连接地VSS。第一PMOS管的栅极Pg1连接第一PMOS管的漏极Pd1、第一NMOS的漏极Nd1、第三NMOS的漏极Nd3和第三PMOS管的栅极Pg3；第二PMOS管的栅极Pg2作为输入端从低通滤波器的输出接收Vc电压，漏极Pd2连接第二NMOS管的漏极Nd2和第四PMOS管的栅极Pg4；第三PMOS管的栅极Pg3连接第一PMOS管的栅极Pg1和漏极Pd1、第一NMOS的漏极Nd1和第三NMOS的漏极Nd3，漏极Pd3连接第四PMOS管的源极Ps4和第五PMOS管的源极Ps5；第四PMOS管的栅极Pg4连接第二PMOS管的漏极Pd2和第二NMOS管的漏极Nd2，漏极Pd4连接第四NMOS管的漏极Nd4和栅极Ng4、第五NMOS管的栅极Ng5，源极Ps4连接第三PMOS管的漏极Pd3和第五PMOS管的源极Ps5；第五PMOS管的栅极Pg5作为输入端接收Vc电压，漏极Pd5连接第五NMOS管的漏极Nd5、第一电容的Ca1信号端、第一NMOS管的栅极Ng1和第二NMOS管的栅极Ng2，并作为输出端输出vbp电压，源极Ps5连接第三PMOS管的漏极Pd3和第四PMOS管的源极Ps4；第三NMOS管的栅极Ng3接收启动电路的Init电压，漏极Nd3连接第一PMOS管的栅极Pg1和漏极Pd1、第一NMOS的漏极Nd1和第三PMOS管的栅极Pg3；第一NMOS管的栅极Ng1连接第五PMOS管的漏极Pd5、第五NMOS的漏极Nd5、第一电容的Ca1信号端和第二NMOS管的栅极Ng2，漏极Nd1与第三NMOS管的漏极Nd3、第一PMOS管的漏极Pd1和栅极Pg1、第三PMOS管的栅极Pg3；第二NMOS管的栅极Ng2连接第一NMOS管的栅极Ng1、第五PMOS管的漏极Pd5、第五NMOS管的漏极Nd5和第一电容的Ca1信号端，漏极Nd2连接第二PMOS管的漏极Pd2和第四PMOS管的栅极Pg4。第四NMOS管的栅极Ng4连接第四NMOS管的漏极Nd4、第四PMOS管的漏极Pd4和第五NMOS管的栅极Ng5，第四NMOS管的漏极Nd4连接Pd4；第五NMOS管栅极Ng5连接第四NMOS管的栅极Ng4和漏极Nd4、第四PMOS管的漏极Pd4，漏极Nd5连接第五PMOS管的漏极Pd5，第一NMOS的栅极Ng1、第二NMOS管的栅极Ng2和第一电容的Ca1信号端；第一NMOS管的源极Ns1、第二NMOS管的源极Ns2、第三NMOS管的源极Ns3、第四NMOS管的源极Ns4、第五NMOS管的源极Ns5和第一电容的Cb1信号端接VSS；第一PMOS管的源极Ps1、第二PMOS管的源极Ps2和第三PMOS管的源极Ps3接VDD。

第二级偏置电路有两个输入端和一个输出端，一个输入端与第一级偏置电路输出端相连，接收vbp电压；另一个输入端与启动电路输出端相连，接收Init电压，输出端输出vbn电压。第二级偏置电路也由五个PMOS管(即第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管和第十PMOS管)、五个NMOS管(即第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管和第十NMOS管)和一个电容器件(即第二电容)组成。第二级偏置电路所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底连接地VSS。第六PMOS管的栅极Pg6连接第六PMOS管的漏极Pd6、第六NMOS的漏极Nd6、第八NMOS的漏极Nd8和第八PMOS管的栅极Pg8；第七PMOS管的栅极Pg7作为输入端接收vbp电压，漏极Pd7连接第七NMOS管的漏极Nd7和第九PMOS管的栅极Pg9；第八PMOS管的栅极Pg8连接第六PMOS管的栅极Pg6和漏极Pd6、第六NMOS的漏极Nd6和第八NMOS的漏极Nd8，漏极Pd8连接第九PMOS管的源极Ps9和第十PMOS管的源极Ps10；第九PMOS管的栅极Pg9连接第七PMOS管的漏极Pd7和第七NMOS管的漏极Nd7，漏极Pd9连接第九NMOS管的漏极Nd9和栅极Ng9、第十NMOS管的栅极Ng10，源极Ps9连接第八PMOS管的漏极Pd8和第十PMOS管的源极Ps10；第十PMOS管的栅极Pg10作为输入端接收vbp电压，漏极Pd10连接第十NMOS管的漏极Nd10、第二电容的Ca2信号端、第六NMOS的栅极Ng6和第七NMOS管的栅极Ng7，并作为输出端输出vbn电压，源极Ps10连接第八PMOS管的漏极Pd8和第九PMOS管的源极Ps9；第八NMOS管的栅极Ng8与启动电路的输出端相连，接收Init电压，漏极Nd8连接第六PMOS管的栅极Pg6和漏极Pd6、第六NMOS的漏极Nd6和第八PMOS管的栅极Pg8；第六NMOS管的栅极Ng6连接第七NMOS管的栅极、第十PMOS管的漏极Pd10和第十NMOS的漏极Nd10，并连接第二电容的Ca2信号端，漏极Nd6连接第八NMOS管的漏极Nd8、第六PMOS管的漏极Pd6和栅极Pg6、第八PMOS管的栅极Pg8；第七NMOS管的栅极Ng7连接第六NMOS管的栅极Ng6、第十PMOS管的漏极Pd10、第十NMOS管的漏极Nd10和第二电容的Ca2信号端；第九NMOS管的栅极Ng9连接第九NMOS管的漏极Nd9、第九PMOS管的漏极Pd9和第十NMOS管的栅极Ng10；第十NMOS管栅极Ng10连接第九NMOS管的栅极Ng9和漏极Nd9、第九PMOS管的漏极Pd9，漏极Nd10连接第十PMOS管的漏极Pd10、第六NMOS的栅极Ng6和第七NMOS管的栅极Ng7、第二电容的Ca2信号端；第六NMOS管的源极Ns6、第七NMOS管的源极Ns7、第八NMOS管的源极Ns8、第九NMOS管的源极Ns9、第十NMOS管的源极Ns10和第二电容的Cb2信号端接VSS；第六PMOS管的源极Ps6、第七PMOS管的源极Ps7和第八PMOS管的源极Ps8接VDD。

启动电路有一个输入端和一个输出端。输入端接收来自第一偏置电路的vbp电压，输出端为第一级偏置电路和第二级偏置电路提供Init电压。启动电路由七个PMOS管(即第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管和第十七PMOS管)和四个NMOS管(即第十一NMOS管、第十二NMOS管、第十三NMOS管和第十四NMOS管)组成，启动电路中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底连接地VSS。第十一PMOS管的栅极Pg11连接第十一PMOS管的漏极Pd11和第十一NMOS管的栅极Ng11；第十一NMOS管的栅极Ng11连接第十一PMOS管的漏极Pd11和栅极Pg11，漏极Nd11连接第十二PMOS管的栅极Pg12、第十三PMOS管的栅极Pg13和第十四PMOS管的栅极Pg14；第十二PMOS管的栅极Pg12连接第十三PMOS管的栅极Pg13、第十四PMOS管的栅极Pg14和第十一NMOS管的漏极Nd11，漏极Pd12连接第十三PMOS管的源极Ps13；第十三PMOS管的栅极Pg13连接第十二PMOS管的栅极Pg12、第十四PMOS管的栅极Pg14和第十一NMOS管的漏极Nd11，漏极Pd13连接第十四PMOS管源极Ps14，源极Ps13连接第十二PMOS管的漏极Pd12；第十四PMOS管的栅极Pg14连接第十三PMOS管的栅极Pg13、第十二PMOS管的栅极Pg12和第十一NMOS管的漏极Nd11，漏极Pd14连接第十二NMOS管的漏极Nd12、第十五PMOS管的栅极Pg15和第十三NMOS管的栅极Ng13，源极Ps14连接第十三PMOS管的漏极Pd13；第十二NMOS管的栅极Ng12作为输入端接收第一级偏置电路的输出vbp电压，漏极Nd12连接第十三NMOS管的栅极Ng13、第十四PMOS管的漏极Pd14和第十五PMOS管的栅极Pg15；第十三NMOS管的栅极Ng13连接第十二NMOS管的漏极Nd12、第十四PMOS管的漏极Pd14和第十五PMOS管的栅极Pg15，漏极Nd13连接第十五PMOS管的漏极Pd15、第十六PMOS管的栅极pg16、第十七PMOS管的漏极Pd17和第十四NMOS管的栅极Ng14；第十五PMOS管的栅极Pg15连接第十三NMOS管的栅极Ng13、第十二NMOS管的漏极Nd12和第十四PMOS管的漏极Pd14，漏极Pd15连接第十三NMOS管的漏极Nd13、第十六PMOS管的栅极Pg16、第十七PMOS管的漏极Pd17和第十四NMOS管的栅极Ng14；第十七PMOS管的栅极Pg17连接第十六PMOS管的漏极Pd16和第十四NMOS管的漏极Nd14，漏极Pd17连接第十五PMOS管的漏极Pd15、第十三NMOS管的漏极Nd13、第十六PMOS管的栅极Pg16和第十四NMOS管的栅极Ng14；第十四NMOS管的栅极Ng14连接第十七PMOS管的漏极Pd17、第十五PMOS管的漏极Pd15、第十三NMOS管的漏极Nd13和第十六PMOS管的栅极Pg16，漏极Nd14连接第十六PMOS管的漏极Pd16和第十七PMOS管的栅极Pg17，并作为输出端输出Init电压；第十六PMOS管的栅极Pg16连接第十七PMOS管的漏极Pd17、第十五PMOS管的漏极Pd15、第十三NMOS管的漏极Nd13和第十四NMOS管的栅极Ng14，漏极Pd16连接第十四NMOS管的漏极Nd14和第十七PMOS管的栅极Pg17；第十一NMOS管的源极Ns11、第十二NMOS管的源极Ns12、第十三NMOS管的源极Ns13和第十四NMOS管的源极Ns14接VSS；第十一PMOS管的源极Ps11、第十二PMOS管的源极Ps12、第十五PMOS管的源极Ps15、第十六PMOS管的源极Ps16和第十七PMOS管的源极Ps17接VDD。

本发明工作过程如下：

上电时(此时没有vbp电压)，启动电路工作，输出Init电压接近电源，Init电压给第一级偏置电路和第二级偏置电路提供一个初始值，使第一级偏置电路和第二级偏置电路进入工作模式。第一级偏置电路接收来自低通滤波器LPF的输出电压Vc，对Vc转换后产生与Vc呈反比例关系的vbp电压，将vbp传送给启动电路，便关断启动电路；第二级偏置电路的输入端接收来自第一偏置电路的输出电压vbp，对vbp转换后产生一个与Vc电压呈正比例关系的vbn电压，将vbn和vbp传送给VCO延迟单元，便可以使其振荡。由于本设计的改进，Vc在整个电源电压范围[0,VDD]都可以振荡。

采用本发明可以达到以下技术效果：

本发明VCO偏置电路通过调节Vc与vbn和vbp电压的关系，使得Vc为0V时，(vbn-0)大于NMOS晶体管的阈值电压，(vbp-VDD)小于PMOS晶体管的阈值电压((vbn-0)为NMOS栅源电压，(vbp-VDD)为PMOS晶体管的栅源电压)，使Vc为0V时VCO也可以振荡，从而实现VCO从0V到VDD全工作电压范围振荡，从而降低Kvco增益以减小VCO输出频率对Vc纹波的敏感性。

附图说明

图1为PLL逻辑结构图。

图2为本发明总体逻辑结构图。

图3为本发明第一级偏置电路逻辑结构图。

图4为本发明第二级偏置电路逻辑结构图。

图5为本发明启动电路逻辑结构图。

图6为VCO常规偏置电路与本发明功能对比图。

具体实施方式

如图2所示，本发明由启动电路、第一级偏置电路和第二级偏置电路组成，有一个输入端和两个输出端。一个输入端与锁相环中低通滤波器的输出端相连，从锁相环滤波器接收Vc电压；两个输出端与VCO延迟单元的两个输入端相连，分别向VCO延迟单元输出模拟电压vbp和vbn，vbp和vbn为一对斜率变化趋势相反的模拟电压。

如图3所示，第一级偏置电路有两个输入端和一个输出端，一个输入端从PLL的滤波器模块接收Vc电压、另一个输入端接受启动电路的输出电压Init，输出端输出vbp电压。第一级偏置电路由五个PMOS管(即第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管和第五PMOS管)、五个NMOS管(即第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管和第五NMOS管)和一个电容器件(即第一电容)组成。第一级偏置电路所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底连接地VSS。第一PMOS管的栅极Pg1连接第一PMOS管的漏极Pd1、第一NMOS的漏极Nd1、第三NMOS的漏极Nd3和第三PMOS管的栅极Pg3；第二PMOS管的栅极Pg2作为输入端从低通滤波器的输出接收Vc电压，漏极Pd2连接第二NMOS管的漏极Nd2和第四PMOS管的栅极Pg4；第三PMOS管的栅极Pg3连接第一PMOS管的栅极Pg1和漏极Pd1、第一NMOS的漏极Nd1和第三NMOS的漏极Nd3，漏极Pd3连接第四PMOS管的源极Ps4和第五PMOS管的源极Ps5；第四PMOS管的栅极Pg4连接第二PMOS管的漏极Pd2和第二NMOS管的漏极Nd2，漏极Pd4连接第四NMOS管的漏极Nd4和栅极Ng4、第五NMOS管的栅极Ng5，源极Ps4连接第三PMOS管的漏极Pd3和第五PMOS管的源极Ps5；第五PMOS管的栅极Pg5作为输入端接收Vc电压，漏极Pd5连接第五NMOS管的漏极Nd5、第一电容的Ca1信号端、第一NMOS管的栅极Ng1和第二NMOS管的栅极Ng2，并作为输出端输出vbp电压，源极Ps5连接第三PMOS管的漏极Pd3和第四PMOS管的源极Ps4；第三NMOS管的栅极Ng3接收启动电路的Init电压，漏极Nd3连接第一PMOS管的栅极Pg1和漏极Pd1、第一NMOS的漏极Nd1和第三PMOS管的栅极Pg3；第一NMOS管的栅极Ng1连接第五PMOS管的漏极Pd5、第五NMOS的漏极Nd5、第一电容的Ca1信号端和第二NMOS管的栅极Ng2，漏极Nd1与第三NMOS管的漏极Nd3、第一PMOS管的漏极Pd1和栅极Pg1、第三PMOS管的栅极Pg3；第二NMOS管的栅极Ng2连接第一NMOS管的栅极Ng1、第五PMOS管的漏极Pd5、第五NMOS管的漏极Nd5和第一电容的Ca1信号端，漏极Nd2连接第二PMOS管的漏极Pd2和第四PMOS管的栅极Pg4。第四NMOS管的栅极Ng4连接第四NMOS管的漏极Nd4、第四PMOS管的漏极Pd4和第五NMOS管的栅极Ng5，第四NMOS管的漏极Nd4连接Pd4；第五NMOS管栅极Ng5连接第四NMOS管的栅极Ng4和漏极Nd4、第四PMOS管的漏极Pd4，漏极Nd5连接第五PMOS管的漏极Pd5，第一NMOS的栅极Ng1、第二NMOS管的栅极Ng2和第一电容的Ca1信号端；第一NMOS管的源极Ns1、第二NMOS管的源极Ns2、第三NMOS管的源极Ns3、第四NMOS管的源极Ns4、第五NMOS管的源极Ns5和第一电容的Cb1信号端接VSS；第一PMOS管的源极Ps1、第二PMOS管的源极Ps2和第三PMOS管的源极Ps3接VDD。

如图4所示，第二级偏置电路有两个输入端和一个输出端，一个输入端与第一级偏置电路输出端相连，接收vbp电压；另一个输入端与启动电路输出端相连，接收Init电压，输出端输出vbn电压。第二级偏置电路也由五个PMOS管(即第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管和第十PMOS管)、五个NMOS管(即第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管和第十NMOS管)和一个电容器件(即第二电容)组成。第二级偏置电路所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底连接地VSS。第六PMOS管的栅极Pg6连接第六PMOS管的漏极Pd6、第六NMOS的漏极Nd6、第八NMOS的漏极Nd8和第八PMOS管的栅极Pg8；第七PMOS管的栅极Pg7作为输入端接收vbp电压，漏极Pd7连接第七NMOS管的漏极Nd7和第九PMOS管的栅极Pg9；第八PMOS管的栅极Pg8连接第六PMOS管的栅极Pg6和漏极Pd6、第六NMOS的漏极Nd6和第八NMOS的漏极Nd8，漏极Pd8连接第九PMOS管的源极Ps9和第十PMOS管的源极Ps10；第九PMOS管的栅极Pg9连接第七PMOS管的漏极Pd7和第七NMOS管的漏极Nd7，漏极Pd9连接第九NMOS管的漏极Nd9和栅极Ng9、第十NMOS管的栅极Ng10，源极Ps9连接第八PMOS管的漏极Pd8和第十PMOS管的源极Ps10；第十PMOS管的栅极Pg10作为输入端接收vbp电压，漏极Pd10连接第十NMOS管的漏极Nd10、第二电容的Ca2信号端、第六NMOS的栅极Ng6和第七NMOS管的栅极Ng7，并作为输出端输出vbn电压，源极Ps10连接第八PMOS管的漏极Pd8和第九PMOS管的源极Ps9；第八NMOS管的栅极Ng8与启动电路的输出端相连，接收Init电压，漏极Nd8连接第六PMOS管的栅极Pg6和漏极Pd6、第六NMOS的漏极Nd6和第八PMOS管的栅极Pg8；第六NMOS管的栅极Ng6连接第七NMOS管的栅极、第十PMOS管的漏极Pd10和第十NMOS的漏极Nd10，并连接第二电容的Ca2信号端，漏极Nd6连接第八NMOS管的漏极Nd8、第六PMOS管的漏极Pd6和栅极Pg6、第八PMOS管的栅极Pg8；第七NMOS管的栅极Ng7连接第六NMOS管的栅极Ng6、第十PMOS管的漏极Pd10、第十NMOS管的漏极Nd10和第二电容的Ca2信号端；第九NMOS管的栅极Ng9连接第九NMOS管的漏极Nd9、第九PMOS管的漏极Pd9和第十NMOS管的栅极Ng10；第十NMOS管栅极Ng10连接第九NMOS管的栅极Ng9和漏极Nd9、第九PMOS管的漏极Pd9，漏极Nd10连接第十PMOS管的漏极Pd10、第六NMOS的栅极Ng6和第七NMOS管的栅极Ng7、第二电容的Ca2信号端；第六NMOS管的源极Ns6、第七NMOS管的源极Ns7、第八NMOS管的源极Ns8、第九NMOS管的源极Ns9、第十NMOS管的源极Ns10和第二电容的Cb2信号端接VSS；第六PMOS管的源极Ps6、第七PMOS管的源极Ps7和第八PMOS管的源极Ps8接VDD。

如图5所示，启动电路有一个输入端和一个输出端。输入端接收来自第一偏置电路的vbp电压，输出端为第一级偏置电路和第二级偏置电路提供Init电压。启动电路由七个PMOS管(即第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管和第十七PMOS管)和四个NMOS管(即第十一NMOS管、第十二NMOS管、第十三NMOS管和第十四NMOS管)组成，启动电路中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底连接地VSS。第十一PMOS管的栅极Pg11连接第十一PMOS管的漏极Pd11和第十一NMOS管的栅极Ng11；第十一NMOS管的栅极Ng11连接第十一PMOS管的漏极Pd11和栅极Pg11，漏极Nd11连接第十二PMOS管的栅极Pg12、第十三PMOS管的栅极Pg13和第十四PMOS管的栅极Pg14；第十二PMOS管的栅极Pg12连接第十三PMOS管的栅极Pg13、第十四PMOS管的栅极Pg14和第十一NMOS管的漏极Nd11，漏极Pd12连接第十三PMOS管的源极Ps13；第十三PMOS管的栅极Pg13连接第十二PMOS管的栅极Pg12、第十四PMOS管的栅极Pg14和第十一NMOS管的漏极Nd11，漏极Pd13连接第十四PMOS管源极Ps14，源极Ps13连接第十二PMOS管的漏极Pd12；第十四PMOS管的栅极Pg14连接第十三PMOS管的栅极Pg13、第十二PMOS管的栅极Pg12和第十一NMOS管的漏极Nd11，漏极Pd14连接第十二NMOS管的漏极Nd12、第十五PMOS管的栅极Pg15和第十三NMOS管的栅极Ng13，源极Ps14连接第十三PMOS管的漏极Pd13；第十二NMOS管的栅极Ng12作为输入端接收第一级偏置电路的输出vbp电压，漏极Nd12连接第十三NMOS管的栅极Ng13、第十四PMOS管的漏极Pd14和第十五PMOS管的栅极Pg15；第十三NMOS管的栅极Ng13连接第十二NMOS管的漏极Nd12、第十四PMOS管的漏极Pd14和第十五PMOS管的栅极Pg15，漏极Nd13连接第十五PMOS管的漏极Pd15、第十六PMOS管的栅极pg16、第十七PMOS管的漏极Pd17和第十四NMOS管的栅极Ng14；第十五PMOS管的栅极Pg15连接第十三NMOS管的栅极Ng13、第十二NMOS管的漏极Nd12和第十四PMOS管的漏极Pd14，漏极Pd15连接第十三NMOS管的漏极Nd13、第十六PMOS管的栅极Pg16、第十七PMOS管的漏极Pd17和第十四NMOS管的栅极Ng14；第十七PMOS管的栅极Pg17连接第十六PMOS管的漏极Pd16和第十四NMOS管的漏极Nd14，漏极Pd17连接第十五PMOS管的漏极Pd15、第十三NMOS管的漏极Nd13、第十六PMOS管的栅极Pg16和第十四NMOS管的栅极Ng14；第十四NMOS管的栅极Ng14连接第十七PMOS管的漏极Pd17、第十五PMOS管的漏极Pd15、第十三NMOS管的漏极Nd13和第十六PMOS管的栅极Pg16，漏极Nd14连接第十六PMOS管的漏极Pd16和第十七PMOS管的栅极Pg17，并作为输出端输出Init电压；第十六PMOS管的栅极Pg16连接第十七PMOS管的漏极Pd17、第十五PMOS管的漏极Pd15、第十三NMOS管的漏极Nd13和第十四NMOS管的栅极Ng14，漏极Pd16连接第十四NMOS管的漏极Nd14和第十七PMOS管的栅极Pg17；第十一NMOS管的源极Ns11、第十二NMOS管的源极Ns12、第十三NMOS管的源极Ns13和第十四NMOS管的源极Ns14接VSS；第十一PMOS管的源极Ps11、第十二PMOS管的源极Ps12、第十五PMOS管的源极Ps15、第十六PMOS管的源极Ps16和第十七PMOS管的源极Ps17接VDD。

图6为VCO常规偏置电路与本发明功能对比图。图6(a)所示为损失一个阈值的“控制电压-振荡频率”曲线，

图6(b)所示为没有损失一个阈值的“控制电压-振荡频率”曲线，很明显，在需要相同振荡频率范围的情况下，由于图6(a)的控制电压范围较小，使得曲线的斜率较大，在“控制电压-振荡频率”曲线中曲线的斜率就是VCO的增益Kvco。

图6(c)是目前最常用的VCO偏置电路功能曲线，很明显在Vc在0V附近时，vbn也在0V附近，vbp在VDD附近，此时由于vbn和vbp所控制的管子没有正常导通工作(导通需要栅源电压大于阈值电压)，所以VCO并没有振荡，直到vbn和vbp满足它们分别控制的管子导通，VCO才开始振荡，因此VCO可以振荡的控制电压范围比VDD损失了一个阈值。

如图6(d)所示，本发明通过调整VCO偏置电路，使vbn和vbp本身范围缩小，也就是当Vc为0V时，(vbn-0)大于NMOS晶体管的阈值电压，(vbp-VDD)小于PMOS晶体管的阈值电压((vbn-0)为NMOS栅源电压，(vbp-VDD)为PMOS晶体管的栅源电压)，这种情况下Vc为0V时vbn和vbp控制的晶体管导通，VCO正常振荡，从而使VCO在整个[0，VDD]的Vc范围都振荡，这可以在很大程度上减小Kvco的值。

通过改变偏置电路，保证图6(d)中的ΔV1大于PMOS管阈值的绝对值，ΔV2大于NMOS管阈值的绝对值(ΔV1是Vc为0V时，VDD与vbp的差值；ΔV2是Vc为0V时，vbn与0的差值)，可以使Vc满足在[0，VDD]全范围内振荡。

Claims (1)

1.一种可实现压控振荡器全工作电压范围振荡的偏置电路，其特征在于可实现压控振荡器全工作电压范围振荡的偏置电路由启动电路、第一级偏置电路和第二级偏置电路组成；可实现压控振荡器全工作电压范围振荡的偏置电路有一个输入端和两个输出端，一个输入端与锁相环中低通滤波器的输出端相连，从锁相环滤波器接收Vc电压；两个输出端与压控振荡器VCO延迟单元的两个输入端相连，分别向压控振荡器VCO延迟单元输出模拟电压vbp和vbn，vbp和vbn为一对斜率变化趋势相反的模拟电压；

第一级偏置电路有两个输入端和一个输出端，一个输入端从锁相环PLL的滤波器模块接收Vc电压、另一个输入端接受启动电路的输出电压Init，输出端输出vbp电压；第一级偏置电路由第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管和第五PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第一电容组成；第一级偏置电路所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底连接地VSS；第一PMOS管的栅极Pg1连接第一PMOS管的漏极Pd1、第一NMOS的漏极Nd1、第三NMOS的漏极Nd3和第三PMOS管的栅极Pg3；第二PMOS管的栅极Pg2作为输入端从低通滤波器的输出接收Vc电压，漏极Pd2连接第二NMOS管的漏极Nd2和第四PMOS管的栅极Pg4；第三PMOS管的栅极Pg3连接第一PMOS管的栅极Pg1和漏极Pd1、第一NMOS的漏极Nd1和第三NMOS的漏极Nd3，漏极Pd3连接第四PMOS管的源极Ps4和第五PMOS管的源极Ps5；第四PMOS管的栅极Pg4连接第二PMOS管的漏极Pd2和第二NMOS管的漏极Nd2，漏极Pd4连接第四NMOS管的漏极Nd4和栅极Ng4、第五NMOS管的栅极Ng5，源极Ps4连接第三PMOS管的漏极Pd3和第五PMOS管的源极Ps5；第五PMOS管的栅极Pg5作为输入端接收Vc电压，漏极Pd5连接第五NMOS管的漏极Nd5、第一电容的Ca1信号端、第一NMOS管的栅极Ng1和第二NMOS管的栅极Ng2，并作为输出端输出vbp电压，源极Ps5连接第三PMOS管的漏极Pd3和第四PMOS管的源极Ps4；第三NMOS管的栅极Ng3接收启动电路的Init电压，漏极Nd3连接第一PMOS管的栅极Pg1和漏极Pd1、第一NMOS的漏极Nd1和第三PMOS管的栅极Pg3；第一NMOS管的栅极Ng1连接第五PMOS管的漏极Pd5、第五NMOS的漏极Nd5、第一电容的Ca1信号端和第二NMOS管的栅极Ng2，漏极Nd1与第三NMOS管的漏极Nd3、第一PMOS管的漏极Pd1和栅极Pg1、第三PMOS管的栅极Pg3；第二NMOS管的栅极Ng2连接第一NMOS管的栅极Ng1、第五PMOS管的漏极Pd5、第五NMOS管的漏极Nd5和第一电容的Ca1信号端，漏极Nd2连接第二PMOS管的漏极Pd2和第四PMOS管的栅极Pg4；第四NMOS管的栅极Ng4连接第四NMOS管的漏极Nd4、第四PMOS管的漏极Pd4和第五NMOS管的栅极Ng5，第四NMOS管的漏极Nd4连接Pd4；第五NMOS管栅极Ng5连接第四NMOS管的栅极Ng4和漏极Nd4、第四PMOS管的漏极Pd4，第五NMOS管的漏极Nd5连接第五PMOS管的漏极Pd5，第一NMOS的栅极Ng1、第二NMOS管的栅极Ng2和第一电容的Ca1信号端；第一NMOS管的源极Ns1、第二NMOS管的源极Ns2、第三NMOS管的源极Ns3、第四NMOS管的源极Ns4、第五NMOS管的源极Ns5和第一电容的Cb1信号端接VSS；第一PMOS管的源极Ps1、第二PMOS管的源极Ps2和第三PMOS管的源极Ps3接VDD；

第二级偏置电路有两个输入端和一个输出端，一个输入端与第一级偏置电路输出端相连，接收vbp电压；另一个输入端与启动电路输出端相连，接收Init电压，输出端输出vbn电压；第二级偏置电路由第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管和第二电容组成；第二级偏置电路所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底连接地VSS；第六PMOS管的栅极Pg6连接第六PMOS管的漏极Pd6、第六NMOS的漏极Nd6、第八NMOS的漏极Nd8和第八PMOS管的栅极Pg8；第七PMOS管的栅极Pg7作为输入端接收vbp电压，漏极Pd7连接第七NMOS管的漏极Nd7和第九PMOS管的栅极Pg9；第八PMOS管的栅极Pg8连接第六PMOS管的栅极Pg6和漏极Pd6、第六NMOS的漏极Nd6和第八NMOS的漏极Nd8，漏极Pd8连接第九PMOS管的源极Ps9和第十PMOS管的源极Ps10；第九PMOS管的栅极Pg9连接第七PMOS管的漏极Pd7和第七NMOS管的漏极Nd7，漏极Pd9连接第九NMOS管的漏极Nd9和栅极Ng9、第十NMOS管的栅极Ng10，源极Ps9连接第八PMOS管的漏极Pd8和第十PMOS管的源极Ps10；第十PMOS管的栅极Pg10作为输入端接收vbp电压，漏极Pd10连接第十NMOS管的漏极Nd10、第二电容的Ca2信号端、第六NMOS的栅极Ng6和第七NMOS管的栅极Ng7，并作为输出端输出vbn电压，源极Ps10连接第八PMOS管的漏极Pd8和第九PMOS管的源极Ps9；第八NMOS管的栅极Ng8与启动电路的输出端相连，接收Init电压，漏极Nd8连接第六PMOS管的栅极Pg6和漏极Pd6、第六NMOS的漏极Nd6和第八PMOS管的栅极Pg8；第六NMOS管的栅极Ng6连接第七NMOS管的栅极、第十PMOS管的漏极Pd10和第十NMOS的漏极Nd10，并连接第二电容的Ca2信号端，漏极Nd6连接第八NMOS管的漏极Nd8、第六PMOS管的漏极Pd6和栅极Pg6、第八PMOS管的栅极Pg8；第七NMOS管的栅极Ng7连接第六NMOS管的栅极Ng6、第十PMOS管的漏极Pd10、第十NMOS管的漏极Nd10和第二电容的Ca2信号端；第九NMOS管的栅极Ng9连接第九NMOS管的漏极Nd9、第九PMOS管的漏极Pd9和第十NMOS管的栅极Ng10；第十NMOS管栅极Ng10连接第九NMOS管的栅极Ng9和漏极Nd9、第九PMOS管的漏极Pd9，漏极Nd10连接第十PMOS管的漏极Pd10、第六NMOS的栅极Ng6和第七NMOS管的栅极Ng7、第二电容的Ca2信号端；第六NMOS管的源极Ns6、第七NMOS管的源极Ns7、第八NMOS管的源极Ns8、第九NMOS管的源极Ns9、第十NMOS管的源极Ns10和第二电容的Cb2信号端接VSS；第六PMOS管的源极Ps6、第七PMOS管的源极Ps7和第八PMOS管的源极Ps8接VDD；

启动电路有一个输入端和一个输出端，输入端接收来自第一偏置电路的vbp电压，输出端为第一级偏置电路和第二级偏置电路提供Init电压；

启动电路由第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管和第十四NMOS管组成，启动电路中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底连接地VSS；第十一PMOS管的栅极Pg11连接第十一PMOS管的漏极Pd11和第十一NMOS管的栅极Ng11；第十一NMOS管的栅极Ng11连接第十一PMOS管的漏极Pd11和栅极Pg11，漏极Nd11连接第十二PMOS管的栅极Pg12、第十三PMOS管的栅极Pg13和第十四PMOS管的栅极Pg14；第十二PMOS管的栅极Pg12连接第十三PMOS管的栅极Pg13、第十四PMOS管的栅极Pg14和第十一NMOS管的漏极Nd11，漏极Pd12连接第十三PMOS管的源极Ps13；第十三PMOS管的栅极Pg13连接第十二PMOS管的栅极Pg12、第十四PMOS管的栅极Pg14和第十一NMOS管的漏极Nd11，漏极Pd13连接第十四PMOS管源极Ps14，源极Ps13连接第十二PMOS管的漏极Pd12；第十四PMOS管的栅极Pg14连接第十三PMOS管的栅极Pg13、第十二PMOS管的栅极Pg12和第十一NMOS管的漏极Nd11，漏极Pd14连接第十二NMOS管的漏极Nd12、第十五PMOS管的栅极Pg15和第十三NMOS管的栅极Ng13，源极Ps14连接第十三PMOS管的漏极Pd13；第十二NMOS管的栅极Ng12作为输入端接收第一级偏置电路的输出vbp电压，漏极Nd12连接第十三NMOS管的栅极Ng13、第十四PMOS管的漏极Pd14和第十五PMOS管的栅极Pg15；第十三NMOS管的栅极Ng13连接第十二NMOS管的漏极Nd12、第十四PMOS管的漏极Pd14和第十五PMOS管的栅极Pg15，漏极Nd13连接第十五PMOS管的漏极Pd15、第十六PMOS管的栅极pg16、第十七PMOS管的漏极Pd17和第十四NMOS管的栅极Ng14；第十五PMOS管的栅极Pg15连接第十三NMOS管的栅极Ng13、第十二NMOS管的漏极Nd12和第十四PMOS管的漏极Pd14，漏极Pd15连接第十三NMOS管的漏极Nd13、第十六PMOS管的栅极Pg16、第十七PMOS管的漏极Pd17和第十四NMOS管的栅极Ng14；第十七PMOS管的栅极Pg17连接第十六PMOS管的漏极Pd16和第十四NMOS管的漏极Nd14，漏极Pd17连接第十五PMOS管的漏极Pd15、第十三NMOS管的漏极Nd13、第十六PMOS管的栅极Pg16和第十四NMOS管的栅极Ng14；第十四NMOS管的栅极Ng14连接第十七PMOS管的漏极Pd17、第十五PMOS管的漏极Pd15、第十三NMOS管的漏极Nd13和第十六PMOS管的栅极Pg16，漏极Nd14连接第十六PMOS管的漏极Pd16和第十七PMOS管的栅极Pg17，并作为输出端输出Init电压；第十六PMOS管的栅极Pg16连接第十七PMOS管的漏极Pd17、第十五PMOS管的漏极Pd15、第十三NMOS管的漏极Nd13和第十四NMOS管的栅极Ng14，漏极Pd16连接第十四NMOS管的漏极Nd14和第十七PMOS管的栅极Pg17；第十一NMOS管的源极Ns11、第十二NMOS管的源极Ns12、第十三NMOS管的源极Ns13和第十四NMOS管的源极Ns14接VSS；第十一PMOS管的源极Ps11、第十二PMOS管的源极Ps12、第十五PMOS管的源极Ps15、第十六PMOS管的源极Ps16和第十七PMOS管的源极Ps17接VDD。

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