CN104580954A - 一种全数字域的广播电视激励器 - Google Patents
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Abstract
一种全数字域的广播电视激励器，涉及广播发射技术领域。本发明包括依次连接的现场可编程门阵列FPGA、高速数字模拟转换器DAC和滤波放大器。其结构特点是，所述现场可编程门阵列FPGA中包括依次连接的输入码流处理单元、基带编码单元、预校正单元和上变频单元，软核单元对上述各单元分别进行控制。供电模块对各器件供电，存储模块和接口模块分别与现场可编程门阵列FPGA相互连接，时钟模块输出到高速数字模拟转换器DAC。本发明具有电路结构简单、集成度高、分离器件少、整体电路体积小、生产调试简单的特点，克服了固有杂散，全数字域正交上变频确保了输出射频信号质量高。
Description
技术领域
本发明涉及广播发射技术领域，特别是全数字域的广播电视激励器。
背景技术
在现有的数字广播激励器中，基带信号的上变频一直采用专用的正交变频芯片，这种方式会导致输出信号存在边带和本振泄露。所以在生产过程中，需要根据电路的实测情况，将变频过程中基带I、Q两路幅度和相位不平衡量输入校正软件，通过补偿的方式使输出射频RF小信号达到要求的指标。
现有技术中，直接利用正交变频芯片实现上变频，那么基带I、Q两路信号经过数模DA变换后，分别经过一个抗混叠滤波器，然后接到变频芯片上。若期望输出信号不存在边带和本振泄漏，则需要两路滤波器的电路布局和走线完全一致，而滤波器件的参数完全一致，在实际电路中很难做到。因此需要预加直流和相位不平衡补偿，从而抵消电路中的不一致带来的边带和本振泄漏。在现有的数字广播激励器中，调制板工作的系统时钟，以及变频板用于校正的电路的工作时钟，以及控制电路的工作时钟虽然频率很低，但是其高次谐波仍然会辐射及耦合到输出射频信号上，表现出杂散。上述这些问题在现有的数字广播激励器中采用调整直流和群时延的方式，以及合同能源管理EMC设计加以解决，虽能起到一定的作用，但效果不够理想。
在现有的数字广播激励器中，编码调制、本振、控制电路以及用于预校正的处理电路，分别在不同的印刷电路板PCB上完成，然后再组装到一起。集成度低，分离器件较多，给装配和调试带来诸多不便。尤其是上述提到的杂散问题，在分离电路中很难彻底解决。
发明内容
针对上述现有技术中存在的不足，本发明的目的是提供一种全数字域的广播电视激励器。它具有电路结构简单、集成度高、分离器件少、整体电路体积小、生产调试简单的特点，克服了固有杂散，全数字域正交上变频确保了输出射频信号质量高。
为了达到上述发明目的，本发明的技术方案以如下方式实现：
一种全数字域的广播电视激励器，它包括依次连接的现场可编程门阵列FPGA、高速数字模拟转换器DAC和滤波放大器。其结构特点是，所述现场可编程门阵列FPGA中包括依次连接的输入码流处理单元、基带编码单元、预校正单元和上变频单元，软核单元对上述各单元分别进行控制。供电模块对各器件供电，存储模块和接口模块分别与现场可编程门阵列FPGA相互连接，时钟模块输出到高速数字模拟转换器DAC。
本发明由于采用了上述结构，采用现场可编程门阵列FPGA实现广播激励器的上变频，然后由高速数字模拟转换器DAC转换到模拟域。本发明能够将编码调制、本振、控制电路以及用于预校正的处理电路有效地整合到一起，杜绝现有技术中分离电路里RF输出存在以数字芯片工作时钟倍数的固有杂散。同时，本发明不需要在生产过程中针对边带和本振泄露问题进行调试。
下面结合附图和具体实施方式对本发明做进一步说明。
附图说明
图1为本发明结构示意图；
图2为本发明实施例中低压差分信号 LVDS并串转换复用示意图；
图3 为本发明实施例中多相调制结构示意图；
图4 为本发明实施例中内插结构图；
图5 为本发明实施例中内插信号频谱变化
图6至图8 为本发明RF指标测试结果。
具体实施方式
参看图1，本发明全数字域的广播电视激励器包括依次连接的现场可编程门阵列FPGA1、高速数字模拟转换器DAC2和滤波放大器3。现场可编程门阵列FPGA1中包括依次连接的输入码流处理单元1.1、基带编码单元1.2、预校正单元1.3和上变频单元1.4，软核单元1.5对上述各单元分别进行控制。供电模块4对各器件供电，存储模块5和接口模块6分别与现场可编程门阵列FPGA1相互连接，时钟模块7输出到高速数字模拟转换器DAC2。
本发明采用单颗现场可编程门阵列FPGA1实现输入码流处理、基带编码、功放预校正和正交变频，并用现场可编程门阵列FPGA1内的软核单元1.5实现整个系统的控制。本发明采用高速数字模拟转换器DAC2芯片完成数模转换，现场可编程门阵列FPGA1和以并行低压差分信号LVDS的连接方式传递数据，将数字域射频RF信号转换到模拟域。现场可编程门阵列FPGA1的工作时钟由高速数字模拟转换器DAC2芯片提供，是由外部锁相回路PLL倍频得到的时钟再四分频得到。
本发明的工作原理为：
本发明充分利用多相调制技术克服现场可编程门阵列FPGA1器件处理频率不够的问题。这种实现包含三个部分：一是将原始基带信号上采样到现场可编程门阵列FPGA1可处理的时钟频率。二是利用多相滤波技术对信号进行内插操作，多相滤波的原理是数字信号内插之后，都要经过滤波，可以把滤波系数分解，N倍（一般是2的幂）内插可以用log2N级来实现，这样滤波器的计算还保持插值之前的时钟频率。三是内插后的多路信号乘以载波，最后利用LVDS串化处理将最终输出的采样速率提高到上GHz。
上述实现中，数字控制振荡器NCO载波的生成结构很关键，要设计好不同通道的NCO初始相位。假设fout是载波频率，fNCO是NCO采样频率，fDAC是DAC采样率，N是子通道数，θ表示载波频率在fDAC频带内归一化频率因子。
现在目标是fout超过fNCO/2，即第一乃奎斯特频率的限制。
参看图2，LVDS并串转化器复用操作可以表示为多路延时器数据相加，相应采样速率提高N倍，Dk表示子通道k个延时：
其中延时器的Z变换如下：
如果延时增加到N时，把Z-1替换为Z-N即可。
图2中不带滤波的LVDS复用后信号c（n）的Z变换为：
LVDS复用后信号采样率是NfNCO，在这样采样率下，输出信号频率可以超过FPGA处理速率。要得到NfNCO的载波频率其实就是利用了上采样过程中的镜像。但是仅有上面的结构是不够的，因为除了有用的镜像信号，还存在很多不期望得到的镜像，所以需要增加低通滤波滤除无用的镜像，这种实现的调制结构如图3所示：
其中yk（n）的Z变换为：
化简为：
上式表明，输入频谱先被搬移到θ，然后经过H(f)低通滤波，滤除多余的镜像。不同的采样率对低通滤波器指标有不同要求，需要寻找最优设计，否则可能出现不能去除镜像频率的情况。
本发明工作时，以广播电视激励器为例，其工作频段为470MHz~860MHz，要产生这样信号频率的数字信号，根据奈奎斯特定律，至少需要2倍采样率，即1.72GHz。一般采样频率放宽到2.5倍左右，采样率则为2GHz左右。根据上面的原理，若采用8路复用，则每路信号工作频率就只需要200多兆赫兹，那么就可以用现有FPGA实现全数字域的上变频。另外，还需要将原始基带信号上采样到200多兆赫兹。以国标为例，基带编码原始采样率为7.56MHz，经过上采样到272.16MHz，采用多相内插后可变到2.17728GHz，满足广播电视工作频段对采样率的要求。上述多相内插结构及频谱变化如图4和图5所示。整个模块一直工作在272.16MHz。
参看图6至图8，使用本发明全数字域的广播电视激励器输出的射频RF信号与现有技术中有分离电路输出的射频RF信号相比，带肩提高了1dB左右，MER提高近4dB左右，采用EMC设计后不存在以数字芯片工作时钟倍数的固有杂散，生产过程中也不需要进行边带和本振泄露问题的调试。
本发明电路要达到高性能对实际实现的技术要求较高，包括两方面问题：一是FPGA固件设计，包括IP核，时钟分配，Slice手动调整；二是PCB设计，高速信号布局布线，特别需要注意信号完整性，电磁兼容性等PCB设计原则。
Claims (1)
1.一种全数字域的广播电视激励器，它包括依次连接的现场可编程门阵列FPGA（1）、高速数字模拟转换器DAC（2）和滤波放大器（3），其特征在于，所述现场可编程门阵列FPGA（1）中包括依次连接的输入码流处理单元（1.1）、基带编码单元(1.2)、预校正单元（1.3）和上变频单元（1.4），软核单元（1.5）对上述各单元分别进行控制；供电模块（4）对各器件供电，存储模块（5）和接口模块（6）分别与现场可编程门阵列FPGA（1）相互连接，时钟模块（7）输出到高速数字模拟转换器DAC（2）。
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