CN106341141B - 一种基于sdr的捷变多模多路收发装置 - Google Patents
一种基于sdr的捷变多模多路收发装置 Download PDFInfo
- Publication number
- CN106341141B CN106341141B CN201610681203.0A CN201610681203A CN106341141B CN 106341141 B CN106341141 B CN 106341141B CN 201610681203 A CN201610681203 A CN 201610681203A CN 106341141 B CN106341141 B CN 106341141B
- Authority
- CN
- China
- Prior art keywords
- circuit
- signal
- digital
- frequency
- agile
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/0003—Software-defined radio [SDR] systems, i.e. systems wherein components typically implemented in hardware, e.g. filters or modulators/demodulators, are implented using software, e.g. by involving an AD or DA conversion stage such that at least part of the signal processing is performed in the digital domain
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/005—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission adapting radio receivers, transmitters andtransceivers for operation on two or more bands, i.e. frequency ranges
- H04B1/0067—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission adapting radio receivers, transmitters andtransceivers for operation on two or more bands, i.e. frequency ranges with one or more circuit blocks in common for different bands
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/38—Transceivers, i.e. devices in which transmitter and receiver form a structural unit and in which at least one part is used for functions of transmitting and receiving
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Transceivers (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
本发明公开了一种基于SDR的捷变多模多路收发装置。所述基于SDR的捷变多模多路收发装置包括上位机、显示单元、PCI总线数据收发单元、FPGA数字信号发生及接收解调分析模块和捷变多模多路收发模块。其中，FPGA数字信号发生及接收解调分析模块用于实现多模式、多样式信号发生与接收解调分析功能，捷变多模多路收发模块用于实现多信号模式、多通联样式信号多路射频收发功能。本发明中的装置可以支持通用软件定义无线电应用、MIMO无线电、无线通信基站等无线通信信号收发场景，具有集成度高、一致性高、载波频率和带宽高、信号通联样式多、信号制式多、支持多入多出等优点。
Description
技术领域
本发明属于无线信号传输技术领域，具体涉及一种基于SDR的捷变多模多路收发装置，针对无线通信MIMO、无线通信信号衰落、无线通信信号制式、无线通信通联样式、无线通信载波频段等进行无线通信信号调制发射和接收解调分析。
背景技术
软件无线电是一种新型的无线电体系结构，它通过硬件和软件的结合使无线网络和用户终端具有可重配置能力。软件无线电提供了一种建立多模式、多频段、多功能无线设备的有效而且经济的解决方案，可以通过软件升级实现提高。软件无线电可以使整个系统采用动态的软件编程对设备特性进行重配置，完成不同功能。软件定义无线电SDR被定义为是这样一种无线电，即其接收端的数字化是在天线后面的某一级，比如在宽带滤波、低噪声放大器和用来把射频信号下变频到中频的混频器及其中频放大器/滤波器等级联部件的后端进行的，对于发射机的数字化则正好相反，无线电的各种功能特性是由灵活可重构的数字信号处理中的软件来实现。
当前的捷变多模多路收发装置主要基于离散方案搭建的平台。
第一种方案为：
发射方案为在FPGA内部进行数字正交基带信号发生，并分别进行FIR滤波、插值滤波等数字信号处理提高数据速率，然后通过数模转换和重构滤波实现正交基带信号，再与宽带射频本振信号进行正交调制产生射频载波调制信号，通过分路电路产生多路载波调制信号，对多路载波调制信号分别进行滤波、信号调理、功率放大和天线实现多路信号无线发射。
接收方案为多路信号分别通过接收信号调理电路进行滤波和低噪声放大，然后通过合路电路实现信号合路，合路信号与射频宽带解调本振信号通过正交解调电路将调制信号解调为正交基带信号，正交基带信号分别经过模数转换和滤波处理产生数字基带信号，数字基带信号再输出到FPGA，在FPGA内部进行数字基带信号解调分析处理。
本方案的主要缺点在于采用大量的分立式模拟器件构建电路，设计实现方案相对复杂，使用元器件较多，占用空间大，一致性较低，可靠性相对较低。正交调制电路中存在的基带信号DAC增益不匹配和相位不匹配，正交调制器基带增益不匹配和相位不匹配，正交调制器本振信号增益不匹配和相位不匹配，重构滤波器增益不匹配和相位不匹配，端接电阻增益不匹配，PCB走线增益不匹配和相位不匹配等因素均会影响射频载波调制信号的指标。
第二种方案为：
发射方案为在FPGA内部进行数字正交基带信号发生，数字上变频正交调制产生数字中频载波调制信号，通过FIR滤波、插值滤波等数字信号处理单元输出数字中频信号到高性能数模转换电路进行采样和重构滤波产生中频信号，再通过宽带高频本振信号进行上变频产生射频宽带载波调制信号，再通过分路电路产生多路载波调制信号，对多路载波调制信号分别进行滤波、信号调理、功率放大和天线实现多路信号无线发射。
接收方案为多路输入信号分别经过接收通路多路信号调理电路进行合路、低噪声放大，合路信号与射频解调本振电路产生的解调本振信号通过射频正交解调器将调制信号解调为正交基带信号，经过高性能模数转换电路进行采样和滤波处理输出到FPGA，在FPGA数字域进行数字信号处理和解调分析处理。
本方案的主要缺点在于由于目前高性能DAC的采样频率偏低，并且高性能DAC和高性能ADC会使方案设计成本明显增加，同时由于FPGA的数字上变频本振频率也相对较低，无法直接进行高载波调制信号输出，FPGA内部处理高速数据信号在设计和信号处理上会消耗更多的资源，增加设计难度。载波调制信号只能采用数字中频方案，再通过宽带上变频方式覆盖更高载波频率，模拟电路设计方案会变得更复杂，带来更高的交调和杂散信号。
由此可见，现有技术需要进一步改进。
发明内容
本发明的目的在于提出一种基于SDR的捷变多模多路收发装置，该装置具有硬件平台统一、通用性强、集成度高、一致性好、软件构件灵活、易于移植和重配置等优点。
为了实现上述目的，本发明采用如下技术方案：
一种基于SDR的捷变多模多路收发装置，包括上位机、FPGA数字信号发生及接收解调分析模块和捷变多模多路收发模块；其中，
FPGA数字信号发生及接收解调分析模块包括模拟电路和数字电路；
模拟电路包括基带本振时钟发生单元和参考时钟单元，用于为FPGA提供系统工作时钟和捷变多模多路收发模块基带采样时钟；
数字电路包括时钟处理单元、数字信号发生单元和数字信号接收解调分析单元；
时钟处理单元采用DCM数字时钟管理器和DLL延迟锁相环技术锁定时钟并产生多路不同频率的时钟；
数字信号发生单元通过将数据进行数据编码、相位映射、成形滤波、半带滤波和插值滤波处理，实现多制式数字基带信号数据发生；
捷变多模多路收发模块包括发射单元和接收单元；
捷变多模多路收发模块发射单元包括基带本振时钟发生单元插值时钟电路、捷变多模双路发射芯片和功率放大电路；
基带本振时钟发生单元插值时钟电路采用Σ-Δ小数分频锁相环合成基带本振信号，通过分频电路发生基带信号插值时钟；
捷变多模双路发射芯片封装集成有双路基带信号成形滤波电路、插值滤波电路、数模转换及重构滤波电路、射频宽带调制本振发生电路、射频宽带正交调制电路、分路电路和信号调理电路；双路基带信号成形滤波电路和插值滤波电路用于接收数字信号发生单元发生的数字基带信号并进行成形滤波和插值滤波处理得到数字正交基带信号；数模转换及重构滤波电路用于将数字正交基带信号分别进行数模转换并抑制采样时钟和镜像信号产生模拟正交基带信号；模拟正交基带信号与射频宽带调制本振发生电路产生的本振信号在射频宽带正交调制电路进行正交调制产生载波调制信号；分路电路将载波调制信号一路分多路，分别输入到多路信号调理电路；信号调理电路使输出载波调制信号实现大幅度动态范围、小幅度步进；最后多路载波调制信号分别输出到功率放大电路；
功率放大电路由多个功率放大芯片组成，用于配合信号调理电路幅度控制实现多路载波调制信号大功率输出；
捷变多模多路收发模块接收单元包括基带本振时钟发生单元抽取时钟电路和捷变多模双路接收芯片；
基带本振时钟发生单元抽取时钟电路采用Σ-Δ小数分频锁相环合成基带本振信号，通过分频电路发生基带信号抽取时钟；
捷变多模双路接收芯片封装集成有信号调理电路、合路电路、射频宽带解调本振发生电路、射频宽带正交解调电路、重构滤波及模数转换电路和抽取滤波电路；信号调理电路将接收到的无线射频调制信号分别进行滤波和低噪声放大处理并通过合路电路进行信号合路，合路信号与射频宽带解调本振发生电路产生的解调本振信号在射频宽带正交解调电路进行正交解调产生正交基带信号，然后通过重构滤波及模数转换电路对正交基带信号分别进行滤波和模数转换产生数字正交基带信号，再通过抽取滤波电路进行抽取滤波、半带滤波、FIR滤波，最后输出到数字信号接收解调分析单元；
数字信号接收解调分析单元通过对接收到的数字正交基带信号进行载波同步、低通滤波、符号同步判决、并串转换，实现数字基带信号接收解调分析；
上位机通过PCI总线与数字信号发生单元、数字信号接收解调分析单元分别连接。
优选地，所述捷变多模双路发射芯片的双路基带信号成形滤波电路、插值滤波电路和数模转换及重构滤波电路分别采用FIR成形滤波器、半带滤波器、插值滤波器、数模转换器和重构滤波器，通过FIR成形滤波器、半带滤波器和插值滤波器对数字基带信号进行成形滤波和插值滤波，通过数模转换器和重构滤波器进行数模转换和重构滤波产生模拟正交基带信号。
优选地，所述捷变多模双路发射芯片的射频宽带调制本振发生电路采用Σ-Δ小数分频锁相环合成射频宽带调制本振；射频宽带调制本振信号与正交基带信号在射频宽带正交调制电路进行正交调制和滤波处理产生载波调制信号。
优选地，所述捷变多模双路发射芯片的信号调理电路包括采用数字步进衰减控制的衰减电路和射频放大电路控制信号幅度，产生大幅度动态范围、小幅度步进的多路载波调制信号。
优选地，所述捷变多模双路发射芯片的功率放大电路采用多个功率放大芯片进行放大，配合信号调理电路的衰减和放大控制实现多路载波调制信号大功率信号输出。
优选地，所述捷变多模双路接收芯片的射频宽带解调本振发生电路采用Σ-Δ小数分频锁相环合成射频宽带正交解调本振；射频宽带正交解调本振信号与无线射频调制信号在射频宽带正交解调电路进行正交解调和滤波处理产生正交基带信号。
优选地，所述捷变多模双路接收芯片的重构滤波及模数转换电路包括重构滤波器和模数转换器，用于对正交基带信号进行滤波和模数转换产生数字基带信号。
优选地，所述捷变多模多路收发模块的调制本振电路和解调本振电路采用八个频率合成数据存储寄存器模式，在需要更新载波频率时直接将存储在寄存器内的参数更新到当前频率合成参数寄存器。
优选地，所述Σ-Δ小数分频锁相环包括鉴频鉴相器、环路滤波器、压控振荡器、多模分频器、Σ-Δ调制器和输出分频器电路，其中，鉴频鉴相器通过比较参考时钟信号和多模分频器的输出信号得出一个瞬时相差信号θ；环路滤波器包括电荷泵和可编程集成环路滤波器，用于将瞬时相差信号θ积分产生一个误差控制电压U并对误差控制电压U进行低通滤波；误差控制电压U输出到压控振荡器产生输出信号，输出信号经过分路，一路通过可编程分频器产生分频的插值时钟，一路通过多模分频器和Σ-Δ调制器实现小数分频功能产生反馈信号输出到鉴频鉴相器，实现锁相环电路闭环。
本发明具有如下优点：
(1)集成度高：本发明中捷变多模多路收发模块与原有的分离元件方式相比外围电路和器件明显减少，体积明显减小，功耗明显降低。
(2)一致性高：集成芯片电路特性一致性好，相比原有的分离器件方式在调制信号指标上有明显改善，更有利于对接收的低信噪比的信号进行解调分析。
(3)载波频率和带宽高：射频载波可以达到50MHz～3GHz，基带带宽达到100MHz。在目前通信体系下基本能覆盖所有通信制式所需要的载波频段，直接上变频产生的杂散和交调信号较少，有利于提高信号质量。
(4)信号通联样式多：本发明基于软件无线电技术，支持目前无线通信常见的FDD、TDD模式，具有半双工、全双工等通联样式。
(5)信号制式多：通过模块化设计，可以支持多种制式信号发生和解调分析。
(6)具有多入多出特性，可以支持MIMO无线电，高幅度动态范围可以支持无线信道衰减信号模拟。
(7)集成捷变多模多路收发模块，其发射单元采用射频宽带正交调制电路，将数字信号发生单元发生的经过滤波和数模转换处理的正交基带信号与宽带高频本振信号实现载波调制，其接收单元采用射频宽带正交解调电路，使射频接收信号下变频产生正交的中频信号或基带信号，通过模数转换器实现正交数字信号输出到数字信号解调分析单元，载波频率具有频率捷变特性。
附图说明
图1为本发明中一种基于SDR的捷变多模多路收发装置的原理框图；
图2为本发明中FPGA数字信号发生及接收解调分析模块的原理框图；
图3为本发明中基带本振时钟发生单元插值时钟电路的原理框图；
图4为本发明中捷变多模多路收发模块发射单元的原理框图；
图5为本发明中基带本振时钟发生单元抽取时钟电路的原理框图；
图6为本发明中捷变多模多路收发模块接收单元的原理框图。
具体实施方式
下面结合附图以及具体实施方式对本发明作进一步详细说明：
结合图1所示，一种基于SDR的捷变多模多路收发装置，包括上位机、显示单元、PCI总线、FPGA数字信号发生及接收解调分析模块和捷变多模多路收发模块。
如图2所示，FPGA数字信号发生及接收解调分析模块主要用于实现多模式、多样式信号发生与接收解调分析功能。该模块采用高性能FPGA K7芯片进行设计。
FPGA数字信号发生及接收解调分析模块包括模拟电路和数字电路。
模拟电路包括基带本振时钟发生单元和分频电路，主要为用于为FPGA提供系统工作时钟和捷变多模多路收发模块基带采样时钟，如图3所示。其中，
基带本振时钟发生单元采用Σ-Δ小数分频锁相技术设计实现，高性能参考时钟输入到参考时钟处理电路，可单端或差分输入，允许输入频率范围为5MHz～320MHz，可以通过4选1选择信号倍频、直通、2分频和4分频从而产生鉴频鉴相器参考信号，鉴频鉴相器参考信号频率范围为10MHz～80MHz。根据码元速率和插值倍数计算基带电路工作所需要的多种时钟频率，选取最后一级插值时钟对应DACCLK Rate(DAC采样时钟)，或者第一级抽取时钟对应ADCCLK Rate(ADC采样时钟)，收发电路同时工作时DACCLK Rate和ADCCLK Rate取值一致或者两倍关系，配合不同的工作模式使用。依据公式(1)可以推算出基带本振合成电路所要产生的时钟频率，BBPLL Divider[2:0]支持1～6。BBPLLCLK Rate范围应在700MHz～1400MHz。
由公式(2)、(3)可知在FOUT(输出频率，取值等效于DACCLK Rate)和PNfloor(锁相环路信号噪底)一定的情况下，鉴相参考频率FREF越高，分频比N取值越小，相应的输出信号相位噪声PNFOUT指标越好，在本发明中选择80MHz作为鉴相参考时钟。同理，在输出频率和鉴相参考频率一定的情况下，锁相环路信号噪底越低越好，由于锁相环路对压控振荡器的噪声具有高通特性，在环路滤波器带宽越宽时压控振荡器的噪声抑制越好，锁相环带外的噪声主要由压控振荡器决定，同时锁相环路对鉴频鉴相器、电荷泵、鉴相参考时钟等电路的噪声具有低通特性，环路滤波器带宽越窄噪声抑制越好，锁相环带内的噪声主要由鉴相参考时钟决定。综合来看，压控振荡器的相位噪声越低、参考时钟相位噪声越低输出信号相位噪声指标越好。在本发明中选择高指标的恒温晶振作为时钟参考。
PNFOUT＝PNfloor+10log FPFD+20log N＝PNfloor+10log FOUT+10logN (2)
N＝FOUT/FPFD (3)
由于环路内不仅有高通特性的相位噪声，也有低通特性的相位噪声，在设计环路滤波器时环路带宽和相位裕度需要进行折中设计，根据参考时钟噪声、参考频率、压控振荡器噪声平衡换算关系进行环路带宽设定，综合环路响应时间，选取环路带宽参数在100kHz左右，相位裕度取值在45°～55°，兼顾环路稳定性和响应速度。
由于同样的环路滤波器参数对应不同的环路增益和输出信号频率表现出的环路带宽和相位裕度是不一样的，为了满足宽频率输出范围下环路带宽和相位裕度的一致性，在设计时采用了配置可调电荷泵电流和可调环路滤波器参数的方式实现，电荷泵电流可调范围为0.025～1.575mA，步进0.025mA。环路滤波器为3阶低通滤波器，5个元器件参数值均可以在一定范围内进行配置，可以实现在宽输出频率范围内实现环路带宽和相位裕度良好的配置。
频率分辨率FRES参考公式(4)，采用21位小数分频计数器进行设计。
FRES＝FPFD/221 (4)
数字电路包括时钟处理单元、数字信号发生单元和数字信号接收解调分析单元。主要实现时钟管理，数字基带信号发生和数字信号接收解调分析功能，如图2所示。其中，
时钟处理单元采用DCM数字时钟管理模块和DLL延迟锁相环技术锁定时钟并产生多路不同频率的时钟，从而为各个功能单元提供工作时钟。
此处的功能单元包括数字信号发生单元、数字信号接收解调分析单元、捷变多模多路收发模块发射单元和捷变多模多路收发模块接收单元等等。
数字信号发生单元通过将数据进行数据编码、相位映射、成形滤波、半带滤波和插值滤波处理，实现多制式数字基带信号数据发生。
数字信号接收解调分析单元将接收到的数字基带信号进行载波同步、低通滤波、符号同步判决、并串转换，实现数字基带信号接收解调分析。
捷变多模多路收发模块包括发射单元和接收单元。
捷变多模多路收发模块发射单元包括基带本振时钟发生单元插值时钟电路、捷变多模双路发射芯片(定制)和功率放大电路，如图4所示。
基带本振时钟发生单元插值时钟电路从基带本振时钟发生单元经过分频电路发生基带插值时钟。通过发生的数字基带信号数据速率和插值倍数等参数推算出工作所需要的不同的时钟信号，经过射频输出分频器反推基带本振时钟发生单元输出信号频率，分别设置整数分频参数值和小数分频参数值产生需要的插值时钟。
捷变多模双路发射芯片封装集成有双路基带信号成形滤波、插值滤波电路、数模转换及重构滤波电路、射频宽带调制本振发生电路、射频宽带正交调制电路、分路电路、信号调理电路。双路基带信号成形滤波、插值滤波电路和数模转换及重构滤波电路分别采用FIR成形滤波器、半带滤波器、插值滤波器、数模转换器和重构滤波器，通过FIR成形滤波器、半带滤波器和插值滤波器对数字基带信号进行成形滤波和插值滤波，提高数据速率和采样时钟，简化后级重构滤波器的设计难度，通过数模转换器DAC和重构滤波器进行数模转换和重构滤波产生正交基带信号并有效抑制采样时钟和镜像信号，保证输入到射频宽带正交调制电路的正交基带信号指标较好。模拟正交基带信号与射频宽带调制本振发生电路产生的本振信号在射频宽带正交调制电路进行正交调制产生载波调制信号；分路电路将载波调制信号一路分多路，分别输入到多路信号调理电路；信号调理电路具有可调衰减和射频放大功能，使输出载波调制信号实现大幅度动态范围、小幅度步进；最后多路载波调制信号分别输出到功率放大电路。
功率放大电路采用多个功率放大芯片进行放大，配合信号调理电路的衰减和放大控制实现多路载波调制信号大功率信号输出。
由于数字基带信号采样时钟较低，数据速率较低，不利于后级DAC采样滤波抑制。本电路采用集成FIR滤波器、半带滤波器(即HB滤波器)和插值滤波器对数字基带信号进行插值处理，提高采样时钟和数据速率。整个数字滤波电路部分所需要的不同频率采样时钟由基带本振时钟合成单元基带采样时钟电路产生。FIR滤波器为可编程多相FIR滤波器，可以插值1、2、4倍。滤波器系数以16bit互补的形式存储与寄存器中，可以通过SPI串口对系数进行配置，在应用中可以根据数字基带信号的数据速率、插值倍数等参数进行滤波器系数设计，通过MATLAB仿真和16bit量化产生符合要求的FIR滤波器系数并写入到FIR滤波器系数寄存器，使用DACCLK Rate时钟和分频时钟实现FIR成形滤波、插值滤波功能。
半带滤波器为特殊的FIR滤波器，其通带和阻带相对于二分之一奈奎斯特频率对称，有近一半的滤波器系数精确为0，可大大减少滤波的运算量和减少存储器的使用。作为插值滤波器时插值因子为2，在本发明中采用了一组插值半带滤波器系数因子，如下表1所示：
表1插值半带滤波器系数因子
| h0 | h1 | h2 | h3 | h4 | h5 | h6 | h7 | h8 | h9 | h10 | h11 | h12 | h13 | h14 |
| -53 | 0 | 313 | 0 | -1155 | 0 | 4989 | 8192 | 4989 | 0 | -1155 | 0 | 313 | 0 | -53 |
插值滤波器插值因子为2或者3。采用了一组插值滤波器系数因子，如表2所示：
表2插值滤波器系数因子
数模转换器采用12位分辨率的高速双路DAC，它将经过插值滤波处理的正交数字基带信号分别进行数模转换产生了模拟正交基带信号，重构滤波器为低通滤波器，截止频率可配置，可以根据数据速率进行相应配置，通过对采样时钟、镜像信号等信号有效抑制，保证了基带信号频谱纯度和信号质量，由于基带信号对相位和群延时要求较高，在本发明中采用了巴特沃斯滤波器设计重构滤波器，具有相对较好的群延时特性，相位波动较小，可以保持信号特性，同时对采样时钟、镜像信号有一定的抑制作用。
捷变多模双路发射芯片集成的射频宽带调制本振发生电路和射频宽带正交调制电路。
射频宽带调制本振发生电路如图5所示，采用Σ-Δ小数分频锁相环技术设计。Σ-Δ小数分频锁相环包括鉴频鉴相器、环路滤波器、压控振荡器、Σ-Δ调制器和多模分频器和射频分频器，其中，鉴频鉴相器通过比较参考时钟和多模分频器分频时钟频差和相差产生脉冲信号；环路滤波器包括电荷泵和可编程集成环路滤波器，用于将脉冲信号进行滤波和整形产生控制压控振荡器的直流电压信号；压控振荡器接收该直流电压信号并产生对应的输出频率信号，该输出频率信号分路：一路通过分频器输出，一路输入到多模分频器电路，多模分频器配合Σ-Δ调制器用于实现计数分频功能和量化噪声整形功能，与环路滤波器一起实现噪声抑制，多模分频器输出信号到鉴频鉴相器进行处理，形成一个完整的Σ-Δ小数分频锁相环闭环电路，在环路锁定后实现宽带变频调制本振信号发生。
Σ-Δ调制技术是利用过采样技术和噪声整形技术将多模分频器产生的量化噪声整形到通带外的高频部分(如图5中的Σ-Δ调制器所示)，在具有低通特性的可编程集成环路滤波器电路部分可以有效的将高频信号抑制掉(如图5电荷泵和可编程集成环路滤波器所示)，保证信号相位噪声指标较好，同时由于采用可编程电荷泵和可编程集成环路滤波器，可以实现本振信号宽频率范围输出信号时环路带宽和相位裕度保持在一致的状态，从而实现本振信号相位噪声、杂散、响应时间等较好的一致性。在整个小数分频锁相环电路中，压控振荡器在整个通路中表现为高通特性，可以理解为环路带宽越宽，压控振荡器的噪声被抑制得越好，而其它电路部分如鉴频鉴相器、环路滤波器等均表现为低通特性，可以理解为环路带宽越窄，这些噪声被抑制得越好。相位裕度主要反映信号的稳定性，通常在45到55度较合适，通常可以由波特图来表现，所以电荷泵和环路滤波器在设计环路带宽和相位裕度时是综合平衡设计的，由于电荷泵电流和环路滤波器参数一致时对应不同的输出频率所表现出的环路带宽和相位裕度是会变化的，所以设计时采用了可编程电荷泵和可编程环路滤波器来设计，通过改变相关参数可以实现较好的环路带宽和相位裕度。整个本振信号产生的过程为鉴频鉴相器将参考时钟(经过分频倍频处理过的输入时钟)和分频器产生的信号进行鉴频鉴相，鉴频鉴相器通过对比参考时钟和分频器产生的信号得出一个瞬时相差信号θ，再经过环路滤波器积分产生一个误差控制电压U，对误差控制电压信号进行低通滤波，消除控制电压中的高频成分和噪声提高了环路稳定性，VCO受误差电压控制使VCO的振荡频率经过分频器产生的信号频率向参考频率靠近，直到消除频差、相差稳定而锁定。
在本发明中设计采用的VCO工作频率范围为1.5GHz～3GHz，电荷泵可编程范围为0.1mA～6.4mA，步进0.1mA，6bit寄存器数据控制，环路滤波器参数可调，电荷泵和环路滤波器参数一起决定锁相环的环路带宽和相位裕度，保证输出信号质量。本振信号的相噪、谐波和杂散指标也会对正交调制产生非常明显的影响，会恶化调制信号指标。所以设计本振信号时要综合考虑环路带宽和相位裕度参数。本振信号输出通过6级可选级联2分频器组合产生调制本振信号，实现宽频率范围覆盖。
射频宽带正交调制电路采用差分正交基带信号与差分本振信号进行正交调制产生载波调制信号的方式进行设计。
由于模拟正交调制方案中通常存在一些影响调制信号指标的因素，分别为：
1)DAC的增益不匹配和相位不匹配；
2)调制器基带增益不匹配和相位不匹配；
3)调制器本振增益不匹配和相位不匹配；
4)重构滤波器增益不匹配和相位不匹配；
5)端接电阻增益不匹配；
6)PCB走线增益不匹配和相位不匹配。
在本发明中捷变多模多路收发模块双路发射芯片集成了正交调制所有相关电路，双路接收芯片集成了正交解调所有相关电路，增益和相位一致性好，匹配度高，把这些影响因素都降到了最低，有效保障了调制信号指标。50MHz～3GHz的载波信号频率范围可以满足大部分无线通信频段。
捷变多模双路发射芯片集成的分路电路和多路信号调理电路，分路电路将载波调制信号进行分路，并分别进行信号调理，信号调理电路包括数控衰减电路和射频放大电路，衰减电路采用数字步进衰减控制的方式控制载波调制信号的幅度0.25dB的衰减步进，共359级衰减，可以达到89.75dB的衰减范围，产生大幅度动态范围、小幅度步进的载波调制信号。
捷变多模多路收发模块功率放大电路采用多个功率放大芯片进行放大，配合信号调理电路的衰减和放大控制实现多路载波调制信号大功率信号输出。
捷变多模多路收发模块接收单元包括基带本振时钟发生单元抽取时钟电路、捷变多模双路接收芯片，如图6所示。
捷变多模双路接收芯片封装集成有双路信号调理电路、合路电路、射频宽带解调本振发生电路、射频宽带正交解调电路、重构滤波及模数转换电路、抽取滤波电路。
捷变多模双路接收芯片集成的双路信号调理电路和合路电路，信号调理电路分别将接收到的无线射频载波调制信号进行滤波和低噪声放大处理，由于无线接收的信号幅度通常较小，经过滤波和低噪声放大后可以有效提高信号幅度，降低噪声，减少干扰。合路电路将信号调理电路处理后的多路信号进行合路并输入到射频宽带正交解调电路射频输入端。
捷变多模双路接收芯片集成的射频宽带解调本振发生电路和射频宽带正交解调电路，射频宽带解调本振电路与射频宽带调制本振电路设计方案一致，如图5所示，共用参考时钟FREF，其它电路独立控制设计实现频率合成。参数设置除了寄存器地址不同之外参数变量是一致的，可以根据需求参照前者进行设置。同样由于模拟正交解调方案存在影响信号指标的因素，集成双路接收芯片方案中也做了有效的抑制处理，保证接收到的信号指标不会有较大恶化影响分析处理。产生差分正交基带信号，输出到基带信号抽取滤波处理电路。
捷变多模双路接收芯片集成的重构滤波及模数转换电路、抽取滤波电路，重构滤波及模数转换电路主要实现信号滤波和模数转换产生数字基带信号，由于基带信号对相位和群延时要求较高，在本发明中采用了巴特沃斯滤波器设计重构滤波器，具有相对较好的群延时特性，相位波动较小，可以保持信号特性，同时对带外镜像信号、噪声信号有一定的抑制作用。模数转换器采用12位分辨率的高速双路ADC，它将正交模拟基带信号分别进行模数转换产生了正交数字基带信号。抽取滤波电路包括抽取滤波器、半带抽取滤波器、FIR滤波器，对数字基带信号进行数据抽取、滤波处理，降低数据速率和采样时钟。产生的数字基带信号输出到FPGA数字基带信号接收模块，有利于数字基带信号接收解调分析。
抽取滤波器抽取倍数为2或3，在本发明中采用一组滤波器系数因子如表3所示：
表3抽取滤波器系数因子
| h0 | h1 | h2 | h3 | h4 | h5 | h6 | h7 | h8 | h9 | h10 | h11 | h12 | h13 | h14 | h15 | h16 |
| 55 | 83 | 0 | -393 | -580 | 0 | 1914 | 4041 | 5120 | 4041 | 1914 | 0 | -580 | -393 | 0 | 83 | 55 |
半带抽取滤波器抽取倍数为2，采用一组滤波器系数如表4所示：
表4半带抽取滤波器系数因子
| h0 | h1 | h2 | h3 | h4 | h5 | h6 | h7 | h8 | h9 | h10 | h11 | h12 | h13 | h14 |
| -8 | 0 | 42 | 0 | -147 | 0 | 619 | 1013 | 619 | 0 | -147 | 0 | 42 | 0 | -8 |
FIR滤波器为可编程多相FIR滤波器，可以抽取1、2、4倍。滤波器系数以16bit互补的形式存储与寄存器中，可以通过SPI串口对系数进行配置，在应用中可以根据数字基带信号的数据速率、抽取倍数等参数进行滤波器系数设计，通过MATLAB仿真和量化产生符合要求的FIR滤波器系数并写入到FIR滤波器系数寄存器，使用ADC_CLK时钟和分频时钟实现FIR插值滤波功能。
基带本振时钟发生单元抽取时钟电路从基带本振时钟发生单元经过分频电路发生基带抽取时钟。通过数字基带信号数据速率和插值倍数等参数推算出工作所需要的不同的时钟信号，经过射频输出分频器反推基带本振时钟发生单元输出信号频率，分别设置整数分频参数值和小数分频参数值产生需要的插值时钟。
捷变多模多路收发模块发射芯片和接收芯片均支持频率捷变模式，分别采用8个频率合成数据存储寄存器模式进行设计，在需要更新频率的时候直接将存储在寄存器内的参数更新到当前频率参数寄存器实现信号频率快速切换和锁定。另外的处理方法就是用较大的环路带宽、比如采用低于鉴频鉴相器参考频率1/10的环路带宽进行设计，可以实现更快的频率锁定，前提是信号的杂散等指标可以满足要求。
捷变多模多路收发模块与FPGA数字信号发生及接收解调分析模块之间数据通联支持FDD、TDD、半双工、全双工模式，支持LVDS电平和CMOS电平，可以满足多种数据通联样式。内部时钟和数据延时功能可以在不改变FPGA内部时序的情况下满足集成收发芯片内部对采样时钟和数据之间延时的需要。实现数据正确的收发处理。
LVDS接口具有高速数据传输的能力，可以满足更高数据速率要求，支持双端口全双工模式。双数据端口分别用作接收数据端口和发生数据端口，分别由数据有效信号和时钟信号对应控制。CMOS接口支持更多的模式，包括单端口半双工模式、单端口全双工模式、双端口半双工模式、双端口全双工模式。单端口半双工模式应用于TDD模式，一组数据端口作为收发共用数据线，通过收发控制进行切换数据收发。单端口全双工模式，应用于FDD模式，一组数据端口作为收发线，12根数据线分为两组，一组作为发数据，一组作为收数据，通过多组数据实现12位数据功能。双端口半双工模式用于高速数据需求TDD模式，一组作为I路数据端口，一组数据作为Q路数据端口，均为双向工作模式。双端口全双工模式用于FDD模式，一组数据端口用于发生，一组数据端口用于接收。
本发明中的基于SDR的捷变多模多路收发装置可以支持通用软件定义无线电应用、MIMO无线电、无线通信基站等无线通信信号收发场景，具有集成度高、一致性高、载波频率和带宽高、信号通联样式多、信号制式多、支持多入多出等优点。该装置工作时，首先用户选择信号收发状态，根据通联模式FDD、TDD和半双工、全双工等模式进行数据、时钟等端口配置。信号为发射状态时配置数字基带信号发生单元、捷变多模多路收发模块发射单元；信号为接收状态时配置数字信号接收解调分析单元、捷变多模多路收发模块接收单元，如图1所示。
当然，以上说明仅仅为本发明的较佳实施例，本发明并不限于列举上述实施例，应当说明的是，任何熟悉本领域的技术人员在本说明书的教导下，所做出的所有等同替代、明显变形形式，均落在本说明书的实质范围之内，理应受到本发明的保护。
Claims (8)
1.一种基于SDR的捷变多模多路收发装置，其特征在于，包括上位机、FPGA数字信号发生及接收解调分析模块和捷变多模多路收发模块；其中，
FPGA数字信号发生及接收解调分析模块包括模拟电路和数字电路；
模拟电路包括基带本振时钟发生单元和参考时钟单元，用于为FPGA提供系统工作时钟和捷变多模多路收发模块基带采样时钟；
数字电路包括时钟处理单元、数字信号发生单元和数字信号接收解调分析单元；
时钟处理单元采用DCM数字时钟管理器和DLL延迟锁相环技术锁定时钟并产生多路不同频率的时钟；
数字信号发生单元通过将数据进行数据编码、相位映射、成形滤波、半带滤波和插值滤波处理，产生多制式数字基带信号数据；
捷变多模多路收发模块包括发射单元和接收单元；
捷变多模多路收发模块发射单元包括基带本振时钟发生单元插值时钟电路、捷变多模双路发射芯片和功率放大电路；
基带本振时钟发生单元插值时钟电路采用Σ-Δ小数分频锁相环合成基带本振信号，通过分频电路发生基带信号插值时钟；
捷变多模双路发射芯片封装集成有双路基带信号成形滤波电路、插值滤波电路、数模转换及重构滤波电路、射频宽带调制本振发生电路、射频宽带正交调制电路、分路电路和信号调理电路；双路基带信号成形滤波电路和插值滤波电路用于接收数字信号发生单元发生的数字基带信号并进行成形滤波和插值滤波处理得到数字正交基带信号；数模转换及重构滤波电路用于将数字正交基带信号分别进行数模转换并抑制采样时钟和镜像信号产生模拟正交基带信号；模拟正交基带信号与射频宽带调制本振发生电路产生的本振信号在射频宽带正交调制电路进行正交调制产生载波调制信号；分路电路将载波调制信号一路分多路，分别输入到多路信号调理电路；信号调理电路使输出载波调制信号实现大幅度动态范围、小幅度步进；最后多路载波调制信号分别输出到功率放大电路；
功率放大电路由多个功率放大芯片组成，用于配合信号调理电路幅度控制多路载波调制信号大功率输出；
捷变多模多路收发模块接收单元包括基带本振时钟发生单元抽取时钟电路和捷变多模双路接收芯片；
基带本振时钟发生单元抽取时钟电路采用Σ-Δ小数分频锁相环合成基带本振信号，通过分频电路发生基带信号抽取时钟；
捷变多模双路接收芯片封装集成有信号调理电路、合路电路、射频宽带解调本振发生电路、射频宽带正交解调电路、重构滤波及模数转换电路和抽取滤波电路；信号调理电路将接收到的无线射频调制信号分别进行滤波和低噪声放大处理并通过合路电路进行信号合路，合路信号与射频宽带解调本振发生电路产生的解调本振信号在射频宽带正交解调电路进行正交解调产生正交基带信号，然后通过重构滤波及模数转换电路对正交基带信号分别进行滤波和模数转换产生数字正交基带信号，再通过抽取滤波电路进行抽取滤波、半带滤波、FIR滤波，最后输出到数字信号接收解调分析单元；
数字信号接收解调分析单元通过对接收到的数字正交基带信号进行载波同步、低通滤波、符号同步判决、并串转换，实现数字基带信号接收解调分析；
上位机通过PCI总线与数字信号发生单元、数字信号接收解调分析单元分别连接；
所述Σ-Δ小数分频锁相环包括鉴频鉴相器、环路滤波器、压控振荡器、多模分频器、Σ-Δ调制器和输出分频器电路，其中，鉴频鉴相器通过比较参考时钟信号和多模分频器的输出信号得出一个瞬时相差信号θ；环路滤波器包括电荷泵和可编程集成环路滤波器，用于将瞬时相差信号θ积分产生一个误差控制电压U并对误差控制电压U进行低通滤波；误差控制电压U输出到压控振荡器产生输出信号，输出信号经过分路，一路通过可编程分频器产生分频的插值时钟，一路通过多模分频器和Σ-Δ调制器实现小数分频功能产生反馈信号输出到鉴频鉴相器，实现锁相环电路闭环。
2.根据权利要求1所述的一种基于SDR的捷变多模多路收发装置，其特征在于，所述捷变多模双路发射芯片的双路基带信号成形滤波电路、插值滤波电路和数模转换及重构滤波电路分别采用FIR成形滤波器、半带滤波器、插值滤波器、数模转换器和重构滤波器，通过FIR成形滤波器、半带滤波器和插值滤波器对数字基带信号进行成形滤波和插值滤波，通过数模转换器和重构滤波器进行数模转换和重构滤波产生模拟正交基带信号。
3.根据权利要求1所述的一种基于SDR的捷变多模多路收发装置，其特征在于，所述捷变多模双路发射芯片的射频宽带调制本振发生电路采用Σ-Δ小数分频锁相环合成射频宽带调制本振；射频宽带调制本振信号与正交基带信号在射频宽带正交调制电路进行正交调制和滤波处理产生载波调制信号。
4.根据权利要求1所述的一种基于SDR的捷变多模多路收发装置，其特征在于，所述捷变多模双路发射芯片的信号调理电路包括采用数字步进衰减控制的衰减电路和射频放大电路控制信号幅度，产生大幅度动态范围、小幅度步进的多路载波调制信号。
5.根据权利要求1所述的一种基于SDR的捷变多模多路收发装置，其特征在于，所述捷变多模双路发射芯片的功率放大电路采用多个功率放大芯片进行放大，配合信号调理电路的衰减和放大控制实现多路载波调制信号大功率信号输出。
6.根据权利要求1所述的一种基于SDR的捷变多模多路收发装置，其特征在于，所述捷变多模双路接收芯片的射频宽带解调本振发生电路采用Σ-Δ小数分频锁相环合成射频宽带正交解调本振；射频宽带正交解调本振信号与无线射频调制信号在射频宽带正交解调电路进行正交解调和滤波处理产生正交基带信号。
7.根据权利要求1所述的一种基于SDR的捷变多模多路收发装置，其特征在于，所述捷变多模双路接收芯片的重构滤波及模数转换电路包括重构滤波器和模数转换器，通过重构滤波器和模数转换器对正交基带信号进行滤波和模数转换产生数字基带信号。
8.根据权利要求1所述的一种基于SDR的捷变多模多路收发装置，其特征在于，所述捷变多模多路收发模块的调制本振电路和解调本振电路采用八个频率合成数据存储寄存器模式，在需要更新载波频率时直接将存储在寄存器内的参数更新到当前频率合成参数寄存器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610681203.0A CN106341141B (zh) | 2016-08-17 | 2016-08-17 | 一种基于sdr的捷变多模多路收发装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610681203.0A CN106341141B (zh) | 2016-08-17 | 2016-08-17 | 一种基于sdr的捷变多模多路收发装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106341141A CN106341141A (zh) | 2017-01-18 |
| CN106341141B true CN106341141B (zh) | 2018-10-09 |
Family
ID=57825694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610681203.0A Active CN106341141B (zh) | 2016-08-17 | 2016-08-17 | 一种基于sdr的捷变多模多路收发装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106341141B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20230352836A1 (en) * | 2021-02-24 | 2023-11-02 | Bluehalo, Llc | System and method for a digitally beamformed phased array feed |
| US12034228B2 (en) | 2023-08-03 | 2024-07-09 | Bluehalo, Llc | System and method for a digitally beamformed phased array feed |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107592145B (zh) * | 2017-09-14 | 2020-06-09 | 中国电子科技集团公司第四十一研究所 | 一种衰减移相矩阵的级联实现装置及方法 |
| CN107733455B (zh) * | 2017-09-30 | 2023-04-07 | 天津大学 | 一种基于柔性基底射频发送/接收模块的形变检测仪 |
| US10404316B1 (en) * | 2018-10-02 | 2019-09-03 | Realtek Semiconductor Corp. | Wide-band WLAN transceiver and method thereof |
| CN110198194B (zh) * | 2019-04-29 | 2021-08-24 | 武汉船舶通信研究所（中国船舶重工集团公司第七二二研究所） | 无线电调制信号发生装置 |
| CN110234119B (zh) * | 2019-06-06 | 2022-05-06 | 四川九洲电器集团有限责任公司 | 基于dac芯片的信号源生成系统 |
| CN110460396A (zh) * | 2019-08-29 | 2019-11-15 | 合肥博雷电气有限公司 | 一种通信信号模拟装置 |
| CN111490782B (zh) * | 2020-04-02 | 2024-03-08 | 北京智芯微电子科技有限公司 | 直接上变频发射机的上变频器及上变频方法 |
| CN112187215B (zh) * | 2020-10-16 | 2022-02-01 | 中国电子科技集团公司第五十八研究所 | 一种级联半带插值滤波器结构 |
| CN112653478B (zh) * | 2020-12-10 | 2024-04-26 | 重庆邮电大学 | 用于数字广播发射机的小型化上变频及射频前端电路 |
| CN116419151A (zh) * | 2021-12-31 | 2023-07-11 | 中兴通讯股份有限公司 | 频域数据的合并方法、装置、存储介质及电子装置 |
| CN115314169B (zh) * | 2022-06-17 | 2024-04-26 | 武汉船舶通信研究所（中国船舶重工集团公司第七二二研究所） | 信号产生系统及方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN203590325U (zh) * | 2013-10-18 | 2014-05-07 | 北京同方吉兆科技有限公司 | 全数字域的广播电视激励器 |
| CN104580954A (zh) * | 2013-10-18 | 2015-04-29 | 北京同方吉兆科技有限公司 | 一种全数字域的广播电视激励器 |
| WO2015166306A1 (en) * | 2014-05-01 | 2015-11-05 | Telefonaktiebolaget L M Ericsson (Publ) | Flexible frequency synthesis |
| CN105141560A (zh) * | 2015-07-16 | 2015-12-09 | 中国电子科技集团公司第四十一研究所 | 一种多制式信号模拟装置及方法 |
-
2016
- 2016-08-17 CN CN201610681203.0A patent/CN106341141B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN203590325U (zh) * | 2013-10-18 | 2014-05-07 | 北京同方吉兆科技有限公司 | 全数字域的广播电视激励器 |
| CN104580954A (zh) * | 2013-10-18 | 2015-04-29 | 北京同方吉兆科技有限公司 | 一种全数字域的广播电视激励器 |
| WO2015166306A1 (en) * | 2014-05-01 | 2015-11-05 | Telefonaktiebolaget L M Ericsson (Publ) | Flexible frequency synthesis |
| CN105141560A (zh) * | 2015-07-16 | 2015-12-09 | 中国电子科技集团公司第四十一研究所 | 一种多制式信号模拟装置及方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20230352836A1 (en) * | 2021-02-24 | 2023-11-02 | Bluehalo, Llc | System and method for a digitally beamformed phased array feed |
| US20230361471A1 (en) * | 2021-02-24 | 2023-11-09 | Bluehalo, Llc | System and method for a digitally beamformed phased array feed |
| US12034228B2 (en) | 2023-08-03 | 2024-07-09 | Bluehalo, Llc | System and method for a digitally beamformed phased array feed |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106341141A (zh) | 2017-01-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN106341141B (zh) | 一种基于sdr的捷变多模多路收发装置 | |
| CN103051347B (zh) | 射频数字接收机以及用于减少射频数字接收机功耗的方法 | |
| KR101031735B1 (ko) | 무선주파수장치 및 관련 방법 | |
| US20130028303A1 (en) | Discrete digital receiver with ftbpf | |
| US8498602B2 (en) | Architecture of future open wireless architecture (OWA) radio system | |
| CN105278404A (zh) | 一种基于软件无线电的基带设备 | |
| US20150372698A1 (en) | Software programmable cellular radio architecture for telematics and infotainment | |
| CN103762979B (zh) | 一种应用于lte信道模拟器的宽带频率源 | |
| US8995505B2 (en) | Sliding if transceiver architecture | |
| US20100311464A1 (en) | Wireless communication unit, baseband module, radio frequency module, wireless terminal and computer program product | |
| US7755524B2 (en) | Method for performing a digital to analog conversion of a digital signal, and corresponding electronic device | |
| EP1994640B1 (en) | A wireless receiver circuit with merged adc and filter | |
| US20160337965A1 (en) | Transceiver front-end circuit for a cellular radio that employs components for reducing power consumption | |
| JP2006013674A (ja) | 無線送信回路及びそれを用いた送受信機 | |
| US9026069B2 (en) | Method and device for sending signals between a radio frequency circuit and a baseband circuit | |
| CN107968659A (zh) | 用于软件定义无线电中的联合均衡和噪声整形的方法和设备 | |
| Zimmermann et al. | System architecture of an RF-DAC based multistandard transmitter | |
| US9722638B2 (en) | Software programmable, multi-segment capture bandwidth, delta-sigma modulators for cellular communications | |
| CN107786220A (zh) | 一种接收机的射频采样adc方法、装置和接收机 | |
| CN201114162Y (zh) | 一种基于数字中频技术的多载波数字接收机系统 | |
| Pawłowski et al. | Software defined radio-design and implementation of complete platform | |
| Chamberlain | A software defined HF radio | |
| US11133814B1 (en) | Continuous-time residue generation analog-to-digital converter arrangements with programmable analog delay | |
| EP3881435B1 (en) | A radio frequency receiver for carrier aggregation | |
| Fague | New RF DAC broadens software-defined radio horizon |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20220609 Address after: 266555 No. 98 Xiangjiang Road, Huangdao District, Qingdao City, Shandong Province Patentee after: CLP kesiyi Technology Co.,Ltd. Address before: 266555 No. 98 Xiangjiang Road, Qingdao economic and Technological Development Zone, Shandong Patentee before: THE 41ST INSTITUTE OF CHINA ELECTRONICS TECHNOLOGY Group Corp. |