CN104576741A - 一种功率半导体结构及其形成方法 - Google Patents

一种功率半导体结构及其形成方法 Download PDF

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Abstract

本发明提出了功率半导体器件以及用于制造所述功率半导体器件的方法，所述功率半导体器件具有低正向压降以及低关断能量。在一个方面中，提供一种功率半导体器件，所述功率半导体器件体现为常关型沟槽式栅控p-i-n开关，所述开关具有在栅极电介质中的电荷俘获材料以及自耗尽沟道。

Description

一种功率半导体结构及其形成方法
技术领域
本发明大体上涉及功率半导体，并且确切地说涉及栅控p-i-n开关，所述开关具有在栅极电介质中的电荷俘获材料以及自耗尽沟道。
背景技术
功率半导体器件广泛用作电机驱动以及开关电源等功率电子系统中的开关。为获得高效率的功率电子系统，需要具有低功率损耗的功率半导体器件。在高压功率电子系统(例如，其中输入和/或输出电压大于200V)中，双载流子功率半导体器件(也称为双极功率半导体器件)通常用于实现此目标。在此额定电压中考虑的双载流子功率半导体器件是绝缘栅双极型晶体管(IGBT)以及金属氧化物半导体(MOS)栅控闸流晶体管(MCT)。然而，已发现，当缩放到高电压(例如，600到6000V)中时，IGBT受高正向压降以及高关断能量的限制。另外，MCT在高阻断电压下受低可控电流容量的限制。因此，现有的设计用于高压功率电子系统的双载流子半导体器件是不适当的。
上述常规功率半导体器件的缺陷仅意图提供对当前技术的一些问题的概述，且并不意图是详尽的。现有技术的其它问题以及本文中所描述的一些各种非限制性实施例的相应益处，可以在审阅以下具体实施方式之后变得更加清楚。
发明内容
本发明提供具有在栅极电介质中的电荷捕获俘获材料以及自耗尽通道沟道的栅控p-i-n开关结构以及相应的制造方法。
一种功率半导体结构，其包括：
沟槽，所述沟槽被包括三层的栅极电介质加衬，所述三层包括内层、外层、以及在所述内层与所述外层之间形成的中间层；
栅极电极，所述栅极电极在所述沟槽内并且与所述内层相邻而形成；
第一导电类型的轻掺杂沟道，所述轻掺杂沟道位于紧邻所述沟槽的第一侧面处并且与所述外层相邻，其中所述轻掺杂沟道掺杂不超过第一界定掺杂程度；
所述第一导电类型的轻掺杂漂移区，所述轻掺杂漂移区位于所述沟槽的第二侧面下方、所述沟道下方、并且与所述外层相邻，其中所述轻掺杂漂移区掺杂不超过第二界定掺杂程度；
第一导电类型的阴极区，所述阴极区位于所述沟道上方且与所述沟道相邻并且与所述外层相邻；
第二导电类型的重掺杂区，所述重掺杂区位于所述阴极区上方且与所述阴极区相邻并且与所述外层相邻，其中所述重掺杂区掺杂不小于第三界定掺杂程度；
所述第一导电类型的另一重掺杂区，所述另一重掺杂区位于所述阴极区上方且与所述阴极区相邻并且与所述第二导电类型的所述重掺杂区相邻，其中所述另一重掺杂区掺杂不小于第四界定掺杂程度；以及
阴极电极，所述阴极电极短接所述第一导电类型的所述另一重掺杂区与所述第二导电类型的所述重掺杂区，其中所述阴极区经由所述第一导电类型的所述另一重掺杂区连接到所述阴极电极上。
进一步的，所述栅极电介质的所述中间层包括电荷俘获材料。
更进一步的，所述电荷俘获材料包括氮化硅或硅纳米晶体中的至少一者，并且其中负固定电荷存在于所述电荷俘获材料中。
进一步的，当所述功率半导体结构处于关断状态时，在所述第二导电类型的所述重掺杂区与所述外层之间具有零栅偏压下的反型层。
更进一步的，基于在所述阴极区与所述反型层之间产生的内建电势，当所述半导体结构处于所述关断状态时，所述沟道处于自耗尽状态。
更进一步的，基于向所述栅极电极施加正电压，当所述功率半导体结构处于导通状态时，所述反型层被转变成积累层并且所述沟道电荷态变成中性。
进一步的，所述阴极区具有比所述沟道更高的掺杂浓度。
更进一步的，所述阴极区具有在1×1016cm-3与1×1019cm-3之间的掺杂浓度。
进一步的，所述第一界定掺杂程度以及所述第二界定掺杂程度是在1×1013cm-3与1×1015cm-3之间的掺杂浓度范围的对应上限，并且所述第三界定掺杂程度以及所述第四界定掺杂程度是在1×1018cm-3与1×1021cm-3之间的另一掺杂浓度范围的对应下限。
进一步的，所述栅极电介质的所述外层包括自然氧化硅。
进一步的，所述栅极电介质的所述内层包括氧化硅或氧化铝中的至少一者。
进一步的，所述的功率半导体结构，其进一步包括：
所述第一导电类型的缓冲区，所述缓冲区位于与所述轻掺杂漂移区相邻处并且在所述轻掺杂漂移区下方；
所述第二导电类型的重掺杂阳极区，所述重掺杂阳极区位于与所述缓冲区相邻处并且在所述缓冲区下方，其中所述重掺杂阳极区掺杂不小于第五界定掺杂程度；以及
阳极电极，所述阳极电极位于与所述阳极区相邻处并且在所述阳极区下方。
更进一步的，所述的功率半导体结构，其进一步包括：
所述第二导电类型的重掺杂阳极区，所述重掺杂阳极区位于与所述漂移区相邻处并且在所述漂移区下方，其中所述重掺杂阳极区掺杂不小于第五界定掺杂程度；以及阳极电极，所述阳极电极与所述阳极区相邻并且在所述阳极区下方。
更进一步的，所述的第五界定掺杂程度是在1×1018cm-3与1×1021cm-3之间的掺杂浓度范围内。
一种用于形成功率半导体结构的方法，其包括：
在具有第一导电类型的硅衬底晶片的上部区中形成具有所述第一导电类型的阴极区，其中所述阴极区具有比所述晶片衬底材料更高的掺杂浓度；
在所述阴极区内形成沟槽，并且所述沟槽延伸到所述硅晶片衬底中，以建立在所述沟槽的第一侧面上且在所述阴极区下方的沟道以及在所述沟槽及所述沟道下方的漂移区；
在所述沟槽内形成包括三层的栅极电介质，所述三层包括与所述沟槽的第一表面相邻的外层、与所述外层的第二表面相邻的中间层以及与所述内层的第三表面相邻的内层；
在所述沟槽内并且与所述栅极电介质的所述内层相邻处形成栅极电极；
在所述阴极区的上部部分内并且与所述栅极电介质的所述外层相邻处形成第二导电类型的重掺杂区；
在所述阴极区的所述上部部分内并且与所述第二导电类型的所述重掺杂区相邻而形成所述第一导电类型的另一重掺杂区，其中所述第二导电类型的所述重掺杂区以及所述第一导电类型的所述另一重掺杂区对应地具有比所述阴极区更高的掺杂浓度；
形成阴极电极，所述阴极电极短接所述第一导电类型的所述另一重掺杂区与所述第二导电类型的所述重掺杂区；以及
经由所述第一导电类型的所述另一重掺杂区将所述阴极区连接到所述阴极电极上。
进一步的，所述形成所述第一导电类型以及所述第二导电类型的所述另一重掺杂区包括以1×1018cm-3与1×1021cm-3之间的浓度进行的离子注入，以及退火。
进一步的，所述形成所述第一导电类型的所述阴极区包括以1×1016cm-3与1×1019cm-3之间的浓度进行的离子注入，以及退火。
进一步的，所述形成所述沟槽包括蚀刻。
进一步的，所述外层包括氧化物并且所述形成所述栅极电介质包括氧化所述沟槽的所述表面以形成所述氧化物。
进一步的，所述中间层包括电荷俘获材料。
更进一步的，用于形成功率半导体结构方法，进一步包括：
确定所述功率半导体结构的阈值电压；以及
基于所述阈值电压选择包含在所述电荷俘获材料中的固定电荷的量。
进一步的，所述中间层包括氮化硅或硅纳米晶体中的至少一者。
更进一步的，所述形成所述栅极电介质包括在形成所述外层之后经由化学气相沉积形成所述中间层。
更进一步的，所述形成所述栅极电介质包括在所述内层的形成之后经由硅离子注入形成所述中间层。
进一步的，所述内层包括氧化硅或氧化铝中的至少一者。
更进一步的，所述形成所述内层包括采用原子层沉积。
进一步的，所述形成所述栅极电介质包括氧化所述中间层以形成所述内层。
进一步的，用于形成功率半导体结构的方法，进一步包括：
将所述功率半导体结构设定成关断状态，所述设定包括在所述第二导电类型的所述重掺杂区与所述栅极电介质的所述外层之间形成具有零栅偏压下的反型层。
更进一步的，所述将所述功率半导体结构设定成所述关断状态进一步包括：
在所述阴极区与所述反型层之间产生内建电势；以及
建立自耗尽沟道状态。
进一步的，所述用于形成功率半导体结构的方法，进一步包括将所述半导体结构从所述关断状态切换到导通状态，所述切换包括：
向所述栅极电极施加正电压；
将所述反型层转变成积累层；以及
将所述沟道转换至导通状态。
进一步的，所述用于形成功率半导体结构的方法，进一步包括：
形成与所述漂移区相邻并且在所述漂移区下方的所述第一导电类型的缓冲区；
形成与所述缓冲区相邻并且在所述缓冲区下方的所述第二导电类型的重掺杂阳极区；以及
形成与所述阳极区相邻并且在所述阳极区下方的阳极电极。
进一步的，所述用于形成功率半导体结构的方法，进一步包括：
与所述漂移区相邻并且在所述漂移区下方形成所述第二导电类型的重掺杂阳极区；以及
与所述阳极区相邻并且在所述阳极区下方形成阳极电极。
一种控制功率半导体器件导通和关断的方法，所述功率半导体器件包括：
栅极电极，所述栅极电极在沟槽内形成并且具有栅极电介质，所述栅极电介质具有给所述沟槽内的所述栅极电极的表面加衬的电荷俘获材料；
第一导电类型以及第一掺杂浓度的沟道，所述沟道位于紧邻所述沟槽的第一侧面处并且与所述栅极电介质相邻；
所述第一导电类型以及大于所述第一掺杂浓度的第二掺杂浓度的阴极区，所述阴极区位于所述沟道上方且与所述沟道相邻并且与所述栅极电介质相邻，所述阴极区包括第二导电类型以及大于所述第二掺杂浓度的第三掺杂浓度的第一掺杂区，所述第一掺杂区位于所述阴极区的上部区域中并且与所述栅极电介质相邻；以及所述第一导电类型以及大于所述第二掺杂浓度的第四掺杂浓度的第二掺杂区，所述第二掺杂区位于所述阴极区的上部区域中并且与所述第一掺杂区相邻；以及
阴极电极，所述阴极电极短接所述第一掺杂区与所述第二掺杂区，其中所述阴极区通过所述第二掺杂区连接到所述阴极电极上，所述方法包括：
将所述功率半导体器件设定成关断状态以阻断对所述器件的电压提供，所述设定包含：
基于包含在所述电荷俘获材料中的固定电荷的量，在所述栅极电极与所述第一掺杂区之间的所述栅极电介质的表面处形成具有零栅偏压的反型层；
在所述阴极区与所述反型层之间产生内建电势；以及
在所述沟道中建立完全耗尽状态。
进一步的，所述控制功率半导体器件导通和关断的方法的方法，进一步包括：
将所述半导体结构从所述关断状态切换到导通状态以向所述器件提供电压，所述切换包括：
向所述栅极电极施加电压；
将所述反型层转变成积累层；
将所述沟道转换至导通状态；以及
通过所述沟道产生电流。
进一步的，所述将所述半导体结构从所述关断状态切换到所述导通状态进一步包括：
在所述阴极区与所述沟道之间的结处产生另一内建电势；以及
基于所述另一内建电势阻断空穴远离所述结漂移。
附图说明
参考以下图式描述本发明的非限制性且非详尽的实施例，其中除非另外规定，否则相同的参考标号在各视图中始终指代相同的零件。
图1呈现了常规IGBT器件的现有技术结构的截面视图。
图2呈现了常规IGBT器件的另一现有技术结构的截面视图。
图3呈现了根据本文中所描述的方面以及实施例的形成常关型栅控p-i-n开关的实例功率半导体结构的截面视图，所述栅控p-i-n开关具有在电介质中的电荷俘获层以及自耗尽沟道。
图4呈现了根据本文中所描述的方面以及实施例的形成常关型栅控p-i-n开关的实例功率半导体结构的一部分的放大视图，所述栅控p-i-n开关具有在电介质中的电荷俘获层以及自耗尽沟道。
图5呈现了根据本文中所描述的方面以及实施例的功率半导体器件的形成的截面视图。
图6呈现了根据本文中所描述的方面以及实施例的功率半导体器件的形成的截面视图。
图7呈现了根据本文中所描述的方面以及实施例的功率半导体器件的形成的截面视图。
图8呈现了根据本文中所描述的方面以及实施例的功率半导体器件的形成的截面视图。
图9呈现了根据本文中所描述的方面以及实施例的功率半导体器件的形成的截面视图。
图10呈现了根据本文中所描述的方面以及实施例的功率半导体器件的形成的截面视图。
图11呈现了根据本文中所描述的方面以及实施例的功率半导体器件的形成的截面视图。
图12呈现了根据本文中所描述的方面以及实施例的功率半导体器件的形成的截面视图。
图13呈现了根据本文中所描述的方面以及实施例的功率半导体器件的形成的截面视图。
图14呈现了根据本文中所描述的方面以及实施例的形成常关型栅控p-i-n开关的实例功率半导体结构的另一截面视图，所述栅控p-i-n开关具有在电介质中的电荷俘获层以及自耗尽沟道。
图15呈现了根据本文中所描述的方面以及实施例的形成常关型栅控p-i-n开关的另一实例功率半导体结构的截面视图，所述栅控p-i-n开关具有在电介质中的电荷俘获层以及自耗尽沟道。
图16提供了根据本文中所描述的方面以及实施例的用于制造形成常关型栅控p-i-n开关的功率半导体结构的实例过程的流程图，所述栅控p-i-n开关具有在电介质中的电荷俘获层以及自耗尽沟道。
图17提供了根据本文中所描述的方面以及实施例的用于将具有在电介质中的电荷俘获层以及自耗尽沟道的功率半导体用作常关型栅控p-i-n开关的实例过程的流程图。
图18提供了根据本文中所描述的方面以及实施例的用于将具有在电介质中的电荷俘获层以及自耗尽沟道的功率半导体用作常关型栅控p-i-n开关的另一实例过程的流程图。
具体实施方式
参考图式描述本发明的各种方面或特征，其中相同的参考标号始终用于指代相同的元件。在本说明书中，阐述了许多具体细节以便提供对本发明的透彻理解。然而，应理解，可以在没有这些具体细节的情况下，或者利用其它方法、组件、材料等实践本发明的特定方面。在其它情况下，以框图形式示出众所周知的结构以及器件以便于描述本发明。
作为介绍，本文中所揭示的标的物涉及由于低正向压降以及低关断能量而具有低功率损耗的功率半导体器件。为了实现此目的以及其它目的，本发明提供了常关型沟槽栅控p-i-n开关，所述栅控p-i-n开关具有在栅极电介质中的电荷俘获材料以及自耗尽沟道。本发明的功率半导体可以用作各种电子系统以及器件中的开关，并且特别地适合于例如电机驱动以及开关电源等高压功率(例如，其中输入和/或输出电压大于200V)电子系统。
在一个方面中，提供一种功率半导体结构，所述功率半导体结构包括：沟槽，所述沟槽利用包括三层的栅极电介质加衬，所述三层包括内层、外层、以及在内层与外层之间形成的中间层；以及栅极电极，所述栅极电极在沟槽内并且与内层相邻而形成。所述结构进一步包含：第一导电类型的轻掺杂沟道，所述轻掺杂沟道位于紧邻沟槽的第一侧面处并且与外层相邻，其中所述轻掺杂沟道掺杂不超过第一界定掺杂程度；以及第一导电类型的轻掺杂漂移区，所述轻掺杂漂移区位于沟槽的第二侧面下方、沟道下方并且与外层相邻，其中所述轻掺杂漂移区掺杂不超过第二界定掺杂程度。所述结构进一步包含：第一导电类型的阴极区，所述阴极区位于沟道上方且与沟道相邻并且与外层相邻；第二导电类型的重掺杂区，所述重掺杂区位于阴极区上方且与阴极区相邻并且与外层相邻，其中所述重掺杂区掺杂不小于第三界定掺杂程度；以及第一导电类型的另一重掺杂区，所述另一重掺杂区位于阴极区上方且与阴极区相邻并且与第二导电类型的重掺杂区相邻，其中所述另一重掺杂区掺杂不小于第四界定掺杂程度。短接第一导电类型的另一重掺杂区与第二导电类型的重掺杂区的阴极电极，其中阴极区经由第一导电类型的另一重掺杂区连接到所述阴极电极上。
在另一方面中，提供一种用于形成功率半导体结构的方法，所述方法包含在具有第一导电类型的硅晶片衬底的上部区形成具有第一导电类型的阴极区，其中所述阴极区具有比晶片衬底材料更高的掺杂浓度。所述方法进一步包含在阴极区内形成沟槽，并且所述沟槽延伸到硅晶片衬底中，以建立在沟槽的第一侧面上且在阴极区下方的沟道以及在沟槽及沟道下方的漂移区；在沟槽内形成包括三层的栅极电介质，所述三层包括与沟槽的第一表面相邻的外层、与外层的第二表面相邻的中间层以及与内层的第三表面相邻的内层；以及在沟槽内并且与栅极电介质的内层相邻而形成栅极电极。所述方法进一步包含在阴极区的上部部分内并且与栅极电介质的外层相邻而形成第二导电类型的重掺杂区；以及在阴极区的上部部分内并且与第二导电类型的重掺杂区相邻而形成第一导电类型的另一重掺杂区，其中第二导电类型的重掺杂区以及第一导电类型的另一重掺杂区对应地具有比阴极区更高的掺杂浓度。所述方法进一步包含形成阴极电极，所述阴极电极短接第一导电类型的另一重掺杂区以及第二导电类型的重掺杂区；以及经由第一导电类型的另一重掺杂区将阴极区连接到阴极电极上。
在又一方面中，揭示一种控制功率半导体器件导通和关断的方法。所述功率半导体器件包括：栅极电极，所述栅极电极在沟槽内形成并且具有栅极电介质，所述栅极电介质具有给沟槽内的栅极电极的表面加衬的电荷俘获材料；第一导电类型以及第一掺杂浓度的沟道，所述沟道位于紧邻沟槽的第一侧面处并且与栅极电介质相邻。所述功率半导体器件进一步包含：第一导电类型以及大于第一掺杂浓度的第二掺杂浓度的阴极区，所述阴极区位于沟道上方且与沟道相邻并且与栅极电介质相邻，所述阴极区包括第二导电类型以及大于第二掺杂浓度的第三掺杂浓度的第一掺杂区，所述第一掺杂区位于阴极区的上部区域中并且与栅极电介质相邻；以及第一导电类型以及大于第二掺杂浓度的第四掺杂浓度的第二掺杂区，所述第二掺杂区位于阴极区的上部区域中并且与第一掺杂区相邻。所述功率半导体器件进一步包含阴极电极，所述阴极电极短接第一掺杂区以及第二掺杂区，其中所述阴极区通过第二掺杂区连接到阴极电极上，所述方法包括。
本发明的方法包含将功率半导体器件设定成关断状态以阻断对器件的电压提供，所述设定包括：基于包含在电荷俘获材料中的固定电荷的量，在栅极电极与第一掺杂区之间的栅极电介质的表面处形成具有零栅偏压的反型层；在阴极区与反型层之间产生内建电势；以及在沟道中建立完全耗尽状态。
现将参考图式描述本发明的功率半导体器件。尽管本发明的功率半导体器件图示为n沟道功率半导体器件，但应注意本发明同样适用于p沟道功率半导体器件。
首先参考图1，所呈现的是常规IGBT器件100的截面视图以及在导通状态下所述器件的等离子体分布。器件100是MOS控制PNP双极结型晶体管。器件100包括在n缓冲区115以及p+集电极区116上形成的轻掺杂(在1×1013cm-3与1×1015cm-3之间)n-漂移区114。n缓冲115区的激活用量在1×1011cm-2与1×1013cm-2之间，并且p+集电极区116的激活用量在1×1012cm-2与1×1014cm-2之间。集电极/阳极电极122位于p+集电极区116下方。器件100进一步包含位于n-漂移区114上方的栅极介电层134以及在栅极介电质上方的栅极电极121。栅极介电质134是通常为氧化硅的单一绝缘体层。
器件100进一步包含通常通过离子注入以及退火形成的p基113。常见IGBT的p基113的典型的峰值掺杂浓度在1×1016cm-3与1×1018cm-3之间。p基113包含重掺杂(在1×1018cm-3与1×1021cm-3之间)p+区111以及重掺杂(在1×1018cm-3与1×1021cm-3之间)n+源极区112。p基113通过重掺杂p+区111连接到发射电极/源极电极120上。
器件100的沟道在重掺杂n+区112与轻掺杂n-漂移区114之间的p基113的表面处。n缓冲115区以及p+集电极区116位于所述器件的背面处并且通常通过离子注入以及退火形成。栅极电极121以及发射电极120位于器件100的正面处，并且集电极122位于背面处。
IGBT器件100是MOS控制PNP双极结型晶体管。器件的导通状态以及关断状态对应地通过MOS沟道的导通状态以及关断状态确定。与IGBT器件100的操作相关联的功率损耗主要由导通损耗以及开关损耗构成。导通损耗的特征通常为正向压降，并且开关损耗的特征通常为关断能量。通常通过在导通状态下增加在n-漂移区114中的电子以及空穴的非平衡等离子体的浓度来减少与常规IGBT器件100相关联的正向压降。通过在器件的背面处使用具有高注入效率的p+集电极116/n缓冲115结来获得等离子体的高浓度。
然而，当在器件的背面处使用具有高注入效率的p+集电极116/n缓冲115结时，集电极电流由空穴电流控制，而集电极电流的仅一小部分是电子电流。因此，用以实现器件100的关断的等离子体的移除受到电子的移除限制。此外，在关断期间，大量空穴注射到n-漂移区114中，这进一步减缓了等离子体的移除。由于等离子体的缓慢移除，消耗了较高关断能量。为了减少正向压降以及关断能量两者，同时需要在导通状态下的等离子体的高浓度以及具有低注入效率的p+集电极116/n缓冲115结。为了满足这两个要求，在导通状态下的等离子体的浓度应在器件的正面处较高并且在器件的背面处较低。
令人遗憾的是，导通状态下的此理想等离子体分布无法在常规IGBT器件100中实现。确切地说，当在导通状态下电流流过n-漂移区114时，在p基113/n-漂移区114处的结略微反向偏置，。因此，在导通状态下，在p基113/n-漂移区114处的结的内建电势导致空穴漂移到p基113中。因此，在器件100的导通状态期间，在所述结处的空穴浓度近似为零并且在/靠近所述结处的等离子体浓度较低。为了当在所述结处的空穴浓度近似为零并且在/靠近所述结处的等离子体浓度较低时维持导通状态下n-漂移区114中的电导调制，在背面p+集电极116/n缓冲115结处需要相对较高的注入效率。然而，如上文所提到，在背面处相对较高的注入效率导致与理想情况相比增加的关断能量。
图2呈现了另一常规IGBT器件200的截面视图。除器件200的栅极电极221位于沟槽内之外，IGBT器件200与IGBT器件100类似。栅极电介质234给沟槽内的栅极电极的表面加衬并且包含通常为氧化硅的单一绝缘体层。沟槽的深度通常在1μm与10μm之间。沟槽的高宽比(深度/宽度)取决于制造能力，并且沟槽的典型的高宽比是从1到20。IGBT器件200的结构的其余部分与平面IGBT器件100的结构相同。为简洁起见，省略了对用于本文中所描述的器件以及方法的对应实施例中的相同元件的重复描述。
沟槽式栅极电极221用于一些IGBT器件中以减轻由上文所论述的略微反向偏置的p基113/n-漂移区114导致的不希望的作用。确切地说，使用沟槽式栅极减小了p基113/n-漂移区114结的面积以使反向偏置的p基113/n-漂移区114结的作用最小化。然而，考虑到p基113/n-漂移区114结存在于所有IGBT结构中，与p基113/n-漂移区114结相关联的有害作用无法完全消除。
现在转向图3，所呈现的是根据本文中所描述的各方面以及实施例的形成栅控p-i-n开关的功率半导体器件300的截面，所述栅控p-i-n开关具有在栅极电介质中的电荷俘获材料以及自耗尽沟道。为简洁起见，省略了对用于本文中所描述的器件以及方法的对应实施例中的相同元件的重复描述。
器件300包含在沟槽内形成的栅极电极21。利用栅极电介质35给沟槽内的栅极电极21的表面加衬。轻掺杂n-18沟道沿着沟槽式栅极电极21的相对侧面并且与栅极电介质35相邻而形成。掺杂n阴极区17在沟道n-18上方且与该沟道相邻并且与栅极电介质35相邻而形成。n阴极区17的峰值掺杂浓度比n-沟道18的峰值掺杂浓度更高。重掺杂p+区11在n阴极区17上方(例如，在所述n阴极区的上部区域中)并且与栅极电介质相邻而形成，并且重掺杂n+区12在n阴极区17上方(例如，在所述n阴极区的上部区域中)并且与p+区11相邻而形成。阴极电极20短接重掺杂p+区11以及重掺杂n+区12。在一个方面中，阴极电极20是铝。
在另一方面中，阴极电极20可以包含任何合适的金属，包含但不限于钨、铜、氮化钛、硅化钛、硅化钴以及硅化镍。阴极电极20的厚度可以从约0.1μm到约20μm进行变化。在一个实施例中，栅极电极21是多晶硅、金属或金属硅化物中的至少一者。在一个方面中，栅极电极21的厚度是从约10nm到约2000nm。
在器件的背面上，n-漂移区14在沟槽式栅极电极21以及n-沟道18下方形成。n缓冲区15位于与n-漂移区14相邻处并且在所述n-漂移区下方，并且p+阳极区16位于与n缓冲区15相邻处并且在所述n缓冲区下方。阳极电极22进一步与p+阳极区16相邻并且在所述p+阳极区下方而形成。利用此背面配置，器件300具有穿通型结构。然而，应了解，器件300可以使用非穿通型(NPT)背面设计形成。NPT背面设计具有与图3中示出的n-漂移区相比相对较厚的n-漂移区14。在较厚的n-漂移区14的情况下，n缓冲15区被移除。
栅极电介质35由三层构成，给沟槽的表面加衬的第一层或外层30、在外层30上形成的第二层或中间层31以及在第二层或中间层31上形成的第三层或内层32。在一个方面中，栅极电介质的三层可以形成氧化物、氮化物、氧化物(ONO)层，其中中间层31是基于氮化物的电荷俘获层。例如，中间层31可以包含固定量的带电离子(例如，负离子)。可以选择包含在电荷俘获层31中的固定电荷的量以实现器件300所特别希望的阈值电压。
在一个方面中，栅极电介质35的第一层或外层30包含氧化硅。第一层30的厚度可以改变。在一个方面中，第一层30的厚度是从0.1nm到20nm。在另一方面中，第一层的厚度是从1.0nm到10nm。再在又一方面中，第一层的厚度是从3.0nm到7.0nm。栅极电介质35的第二层31包含电荷俘获材料，例如氮化硅、硅纳米晶体或这两种材料的组合。第二层31的厚度可以改变。在一个方面中，第二层31的厚度是从1nm到100nm。在另一方面中，第二层31的厚度是从20nm到80nm。在又一方面中，第二层31的厚度是从40nm到60nm。栅极电介质35的第三层32可以包含但不限于：氧化硅、氧化铝或这些材料的组合。在一个方面中，第三层32包含在第二层31的表面上的底部氧化硅以及在底部氧化硅上形成的顶部氧化铝。第三层32的厚度可以改变。在一个方面中，第三层32的厚度是从10nm到200nm。在另一方面中，第三层32的厚度是从50nm到150nm。在又一方面中，第三层32的厚度是从75nm到125nm。
栅极电极21位于沟槽内。沟槽的深度可以改变。在一个方面中，沟槽的深度在1μm与15μm之间。在另一方面中，沟槽的深度在2μm与10μm之间。再在又一方面中，沟槽的深度在4μm与8μm之间。沟槽的高宽比(深度/宽度)是根据制造能力可变的。在一个方面中，沟槽的高宽比是从1到20。在另一方面中，沟槽的高宽比是从5到15。
重掺杂p+区11以及重掺杂n+区12对应地具有在1×1018cm-3与1×1021cm-3之间的掺杂浓度。p+区11以及n+区12的掺杂浓度可以是相似的或不同的。n阴极区17的峰值掺杂浓度小于p+区11以及n+区12的掺杂浓度，但比n-沟道18的掺杂浓度高。在一个方面中，n阴极区的掺杂浓度在1×1016cm-3与1×1019cm-3之间。n-沟道18的掺杂浓度通常与n-漂移区14的掺杂浓度相同或相似。n-漂移区14的掺杂浓度取决于器件300的额定击穿电压。在一个方面中，n-沟道18以及n-漂移区14的掺杂浓度在1×1013cm-3与1×1015cm-3之间。n缓冲区15以及p+阳极(16)位于背面处，并且它们通常通过离子注入以及退火形成。n缓冲区15的激活用量在1×1011cm-2与1×1013cm-2之间，并且p+阳极16的激活用量在1×1012cm-2与1×1014cm-2之间。
器件300经配置以置于常关状态(例如，具有零栅偏压或在阈值电压之下的栅偏压)下。在关断状态下，在栅极电介质35的电荷俘获材料31中产生负固定电荷，并且在硅台面的侧壁表面处(例如，在栅极电介质的外层30与n-沟道以及n-阴极区17相邻的表面上)形成p型反型层。p型反型层通过重掺杂p+区11连接到阴极电极20上。n阴极区17通过重掺杂n+区12连接到阴极电极20上。
图4呈现了对应于调出框302的器件300的一部分的放大视图。如图4中所见，栅极电介质由ONO层构成，其中外层30包含氧化物，中间层31包含氮化物，并且内层32包含氧化物。在关断状态(例如，具有零栅偏压)下，在栅极电介质35的氮化物层31中形成负固定电荷404，并且在栅极电介质35的氧化物层30的表面处或靠近所述表面且与n-沟道以及n-阴极区17相邻而形成p型反型层402。p型反型层402通过重掺杂p+区11连接到阴极电极20上。n阴极区17通过重掺杂n+区12连接到阴极电极20上。
当作为开关进行操作时，由于低正向压降以及低关断能量，功率半导体器件300实现了与常规IGBT器件(例如，器件100以及器件200)的功率损耗相比较低的功率损耗。器件300的结构体现了常关型沟槽式栅控p-i-n开关，所述开关具有在栅极电介质中的电荷俘获材料以及自耗尽沟道。当器件300处于关断状态时，在n阴极区17与p型反型层402之间存在内建电势。此内建电势导致轻掺杂n-沟道18完全耗尽(例如，没有自由电荷载流子)。因此，当栅偏压在用于开启器件300所需的阈值电压之下时(例如，零栅偏压)，器件300的n-沟道18是自耗尽的。器件300的关断状态是n-沟道18的自耗尽状态的结果。
当器件300从关断状态切换到导通状态时，经由向栅极电极21施加大于或等于阈值电压的正电压，将p型反型层402转变或转换成n型积累层(未图示)。当将p型反型层转变成n型积累层时，自耗尽n-沟道18的电荷态变成中性(例如，电子以及空穴的量达到平衡)。因此，n-沟道18置于导通状态中(从在器件300处于关断状态时的非导通状态)，并且导通状态电流允许流过n-沟道18。
当在导通状态中操作时，因为n阴极区17的掺杂浓度比n-沟道18的掺杂浓度高，所以在n阴极区17与n-沟道18的n/n-结的处产生内建电势。此内建电势防止或大体上阻断空穴远离n/n-结漂移(例如，进入n-沟道18以及n漂移区17中)。因此，靠近n/n-结处的等离子体的浓度(例如，电子以及空穴的非平衡浓度)可以是极高的(例如，大约1017cm-3)。此高等离子体浓度可以在轻掺杂n-沟道18以及n-漂移区14中提供充足的电导调制，同时降低背面p+阳极16/n缓冲区15结的注入效率。在注入效率上的降低是靠近n/n-结处的等离子体浓度增加的直接结果。确切地说，随着靠近n/n-结处的等离子体浓度增加，背面p+阳极16/n缓冲区15结的注入效率降低。在导通状态下，通过降低的背面注入效率以及在n阴极区17和n-沟道18的n/n-结处或靠近所述结的高等离子体浓度，器件300实现了低正向压降以及低关断能量。
此外，当器件300处于导通状态时，n-沟道18与n型积累层(未图示)并联。因此，即使在没有n型积累层的情况下，导通状态电流也可以流过经电导调制的n-沟道18。因此，即使比阈值电压略高的栅偏压也足以完全开启器件300。不必用栅极电极上的较大过驱动电压来开启器件300。器件300的此性质使得器件300能够具有高阈值电压(例如，7V左右)。功率半导体需要高阈值电压以防止它们发生意外的开启事件。例如，与用作开关的功率半导体相关联的意外开启事件由在瞬时条件下栅电压的不可控制的上升导致，例如阳极电压的快速上升或来自栅极驱动电路的电压尖峰。在高阈值电压的情况下，意外开启事件的可能性降到最小，因此提高了器件300的器件可靠性。
此外，器件300的阈值电压与在栅极电介质的电荷俘获层31中所俘获的负固定电荷的量直接有关。器件300的此特性使得器件300能够具有经精确控制/编程的阈值电压，这是在其它双载流子功率半导体器件中由于制造过程波动而已经难以实现的品质。经精确控制/编程的阈值电压使得多器件功率半导体器件(例如器件300)能够在电源模块中以均匀的导通状态电流分布并联连接。例如，在IGBT模块中，不同的IGBT并联连接。为了获得在导通状态下模块中的均匀电流分布，不同IGBT的阈值电压应保持相同。此目标由于过程变化可能具有挑战性。然而，并联连接的多个器件300的阈值电压可以经编程以具有相同值。因此，由于本文中所描述的器件300的各种结构特征，器件300体现了具有电可编程阈值电压(VTH)的栅控p-i-n开关。
图5到14呈现了根据本发明的一个实施例的功率半导体器件(例如器件300)的实例制造过程，所述功率半导体器件实施为常关型沟槽式栅控p-i-n开关。的关键制造过程步骤包含:1)通过离子注入以及退火在n-硅晶片衬底中形成n阴极区17，2)蚀刻沟槽，3)形成含有电荷俘获材料层31的栅极电介质35，4)沉积以及蚀刻栅极电极21的多晶硅，5)通过高用量离子注入以及退火形成p+区11以及n+区12，6)通过沉积隔离介电层33以及图案化形成接触孔，7)通过沉积金属层以及图案化形成阴极电极20，8)使n-衬底晶片变薄并且随后通过离子注入以及退火形成背面n缓冲区15以及p+阳极16，以及9)通过在背面处沉积金属层形成阳极电极22。
尽管图5到14展现了n沟道功率半导体器件的形成，但应注意，本发明同样适用于p沟道功率半导体器件。因此，应了解，本文中所描述的半导体结构的各种不同的n以及p组件的导电类型可以翻转。所揭示的半导体器件的形成以硅晶片衬底开始。
图5呈现了由n-硅衬底晶片衬底构成的初始结构500，其中n阴极区17在所述n-硅晶片衬底的上部部分中形成。在一个方面中，n-硅衬底晶片衬底是轻掺杂的(在1×1013cm-3与1×1015cm-3之间)。n阴极区17通过离子注入以及退火形成。n阴极区17的典型的用量在1×1012cm-2与1×1015cm-2之间。初始n-硅衬底晶片衬底的厚度以及宽度可以改变。在一个方面中，初始n-硅衬底晶片衬底的厚度在10μm与200μm之间。在另一方面中，初始n-硅衬底晶片衬底的厚度在30μm与150μm之间。在另一方面中，初始n-硅衬底晶片衬底的厚度在50μm与100μm之间。在一个方面中，初始n-硅衬底晶片衬底的宽度在10μm与100μm之间。在另一方面中，初始n-硅衬底晶片衬底的宽度在20μm与50μm之间。
图6示出了结构500到中间结构600的过渡，其中沟槽601穿过n阴极区17并且进入到n-硅衬底晶片衬底中而形成。沟槽通过各向异性蚀刻形成。在一个方面中，经由深反应离子刻蚀来执行沟槽601的蚀刻。沟槽601的深度可以改变。在一个方面中，沟槽601的深度在1μm与15μm之间。在另一方面中，沟槽601的深度在2μm与10μm之间。再在又一方面中，沟槽601的深度在4μm与8μm之间。沟槽601的高宽比(深度/宽度)是根据制造能力可变的。在一个方面中，沟槽的高宽比是从1μm到20μm。在另一方面中，沟槽的高宽比是从5μm到15μm。沟槽601的形成导致在沟槽的两侧上产生n-沟道18。因此在沟槽601的蚀刻之后，由顶部n阴极区17、位于沟槽的相对侧面上的n-沟道18、以及位于沟槽以及n-沟道18两者之下的n-漂移区14构成半导体台面结构600。
图7示出了结构600到中间结构700的过渡，其中在沟槽601内形成栅极电介质35。通常，栅极电介质35的第一层或外层30是氧化硅，并且第一层30的典型的厚度是从1.0nm到10.0nm。在一个方面中，第一层30通过对硅衬底的硅表面进行干氧化来形成。在另一方面中，第一层30经由在硅衬底的硅表面上的自然氧化物形成。
在形成栅极电介质35的第一层30之后，在第一层30的顶部上形成第二层或中间层31。栅极电介质35的第二层31包含电荷俘获材料31。第二层31的典型的厚度是从1nm到100nm。在一个方面中，栅极电介质的第二层31是经由化学气相沉积形成的氮化硅。在另一方面中，栅极电介质35的第二层是通过化学气相沉积形成的硅纳米晶体。在另一方面中，栅极电介质35的第二层31是氮化硅以及硅纳米晶体的组合，并且这些材料都通过化学气相沉积形成。
在又一方面中，栅极电介质35的第二层31包含在形成栅极电介质35的第三层32之后通过硅离子注入形成的硅纳米晶体。在另一方面中，栅极电介质的第二层31是以下两者的组合：在形成栅极电介质35的第三层32之前通过化学气相沉积形成的氮化硅，以及在形成栅极电介质35的第三层32之后通过硅离子注入形成的硅纳米晶体。
栅极电介质35的第三层或内层32在第二层31的顶部上形成。第三层32的典型的厚度是从10nm到200nm。在一个方面中，栅极电介质35的第三层32包含通过氧化第二层31的电荷俘获材料的表面形成的氧化硅。在另一方面中，栅极电介质35的第三层32包含通过化学气相沉积形成的氧化硅。在另一方面中，栅极电介质35的第三层32包含通过原子层沉积形成的氧化铝。在另一方面中，栅极电介质35的第三层32由通过氧化第二层31的电荷俘获材料形成的氧化硅的底层、以及通过原子层沉积形成的氧化铝的顶层构成。在又一方面中，栅极电介质35的第三层32由通过化学气相沉积形成的氧化硅的底层以及通过原子层沉积形成的氧化铝的顶层构成。
图8示出了结构700到中间结构800的过渡，其中在沟槽601内形成栅极电极21。应了解，将结构800的栅极电介质35描绘为单一层仅是为了便于说明，并且栅极电介质35表示结构700中所描绘的三层栅极电介质。在一个方面中，栅极电极21包含多晶硅并且通过各向同性沉积(例如，化学气相沉积)以及各向异性蚀刻(例如，反应离子蚀刻)形成。在另一方面中，在形成关于图9所论述的p+区11以及n+区12之后，将栅极电极21的多晶硅转变成金属或金属硅化物，包含但不限于铝、钨、铜、硅化钛、硅化钴以及硅化镍。
图9示出了结构800到中间结构900的过渡，其中形成了p+区11以及n+区12。在一个方面中，n+区12通过高用量(例如，从1×1014/cm2到1×1016/cm2)n型离子注入以及退火形成，并且p+区11通过高用量(例如，从1×1014/cm2到1×1016/cm2)p型离子注入以及退火形成。在另一方面中，在p型离子注入以及n型离子注入两者之后执行退火以形成p+区(11)以及n+区(12)。
图10示出了结构900到中间结构1000的过渡，其中在p+区11以及n+区12的表面上形成接触孔1001。在一方面中，通过将隔离介电层33沉积在栅极电极21以及栅极电介质35覆盖p+区11以及n+区12的部分上来形成接触孔1001。隔离电介质33以及栅极电介质35随后经图案化(例如，经由蚀刻)以形成接触孔1001。隔离电介质33的典型的厚度是从100nm到1000nm。在一个方面中，隔离电介质33是通过化学气相沉积或等离子体增强式化学气相沉积形成的氧化硅。
图11示出了结构1000到中间结构1100的过渡，其中通过沉积以及随后图案化形成阴极电极20。阴极电极20的典型的厚度是从0.1μm到20μm。阴极电极可以包含金属或金属硅化物，包含但不限于铝、钨、铜、硅化钛、硅化钴以及硅化镍。
图12示出了结构1100到中间结构1200的过渡，其中形成了背面n缓冲区15以及p+阳极区16。在一个方面中，在形成n缓冲区15以及p+阳极区16之前首先使n-硅晶片衬底的背面变薄(例如，经由抛光)。在一个方面中，n缓冲区15通过n型离子注入以及退火形成，并且p+阳极16通过p型离子注入以及退火形成。在另一方面中，在n型离子注入以及p型离子注入两者之后执行退火以形成n缓冲区15以及p+阳极区16。n缓冲区15以及p+阳极16的注入用量取决于退火温度。通常n缓冲区15的激活用量在1×1011cm-2与1×1013cm-2之间，并且p+阳极16的激活用量通常在1×1012cm-2与1×1014cm-2之间。
图13示出了结构1200到中间结构1300的过渡，其中通过沉积在背面p+阳极16区形成阳极电极22。阳极电极22可以包含金属或金属硅化物，包含但不限于铝、钨、铜、硅化钛、硅化钴以及硅化镍。
图14示出了结构1300到根据本文中所描述的方面以及实施例的成品功率半导体器件1400的过渡。如图14中所见，经由图案化以及隔离电介质的移除来界定阴极电极。在一个方面中，半导体器件1400与半导体器件300相似。
图15呈现了根据一个替代实施例的形成栅控p-i-n开关的功率半导体器件1500的截面，所述栅控p-i-n开关具有在栅极电介质中的电荷俘获材料以及自耗尽沟道。除移除了n缓冲15区之外，器件1500与器件300相似。确切地说，器件1500包含NPT背面设计。器件1500具有与器件300的n-漂移区相比相对较厚的n-漂移区14并且不包含n缓冲15区。除跳过形成n缓冲区的步骤之外，器件1500的形成与器件1400的形成相似。
本文中形成的所得功率器件在任何电子器件都有用。例如，所得功率器件在计算机、家用电器、工业设备、手持式器件、电信设备、医疗设备、研发设备、交通工具、雷达/卫星器件等中有用。手持式装置，并且确切地说手持式电子装置，由于存储装置的尺寸小以及重量轻而实现了便携性的改进。手持式装置的实例包含手机以及其它双向通信装置、个人数据助理、掌上电脑、寻呼机、笔记本电脑、遥控器、记录器(视频以及音频)、收音机、小电视机以及网络浏览器、相机等。在一个示例性实施例中，本发明的功率半导体器件(例如，器件300以及1500)特别地适合用作在例如电机驱动以及开关电源等各种高压功率(例如，其中输入和/或输出电压大于200V)电子系统以及装置中的开关。
图16到18图示了根据本发明的特定方面的方法。尽管为简单说明的目的将所述方法示出且描述为一系列动作，但应理解并且了解，本发明不受动作次序限制，因为一些动作可以不同于本文中所示出且描述的次序发生和/或与其它动作同时发生。例如，所属领域的技术人员将理解并且了解，所述方法可以替代地表示为(例如在一个状态图中的)一系列相关状态或事件。此外，并不需要所有所图示的动作来实施根据本发明的特定方面的方法。另外，将进一步了解，在下文中以及贯穿本发明所揭示的方法能够存储在制品上以便于将此类方法传输以及传送到计算机。
现在转向图16，所呈现的是根据本发明的各方面以及实施例的用于制造功率半导体器件的过程1600的概要流程图。在1602处，在具有第一导电类型的硅晶片衬底的上部区中形成具有第一导电类型(例如，n型或p型)的阴极区(例如，阴极区n 17)，其中所述阴极区具有比晶片衬底材料更高的掺杂浓度。例如，当形成n沟道功率半导体器件时，可以经由以1×1016cm-3与约1×1019cm-3之间的浓度将n型离子注入到n-硅晶片的上部区中并且退火来形成阴极区。在1604处，在阴极区内形成沟槽(例如，沟槽601)并且所述沟槽延伸到硅晶片衬底中，以建立在沟槽的第一侧面上且在阴极区下方的沟道(例如，n-沟道18)以及在沟槽及沟道下方的漂移区(例如，n-漂移区14)。例如，沟槽可以经由蚀刻形成。在1606处，在沟槽内形成栅极电介质。栅极电介质(例如，栅极电介质35)由三层构成，所述三层包括与沟槽的第一表面相邻的外层(例如，层30)、与外层的第二表面相邻的中间层(例如，层31)以及与内层的第三表面相邻的内层(例如，层32)。在一个方面中，栅极电介质形成ONO堆叠，其中中间层是电荷俘获层。基于成品功率半导体器件所希望的预定阈值电压，可以选择/确定包含在电荷俘获层中的固定电荷的量。
在1608处，在沟槽内并且与栅极电介质的内层相邻而形成栅极电极(例如，栅极电极21)。在1610处，在阴极区的上部部分内并且与栅极电介质的外层相邻而形成第二导电类型的重掺杂区(例如，重掺杂p+区11)。例如，经由以约1×1018cm-3与约1×1021cm-3之间的浓度将p离子注入到阴极区的上部部分中并且退火，可以形成重掺杂p+区。在1612处，在阴极区的上部部分内并且与第二导电类型的重掺杂区相邻的第一导电类型的另一重掺杂区(例如，重掺杂n+-区12)。例如，经由以约1×1018cm-3与约1×1021cm-3之间的浓度将n离子注入到阴极区的上部部分中并且退火，可以形成重掺杂n-区。第二导电类型的重掺杂区以及第一导电类型的另一重掺杂区对应地具有比阴极区更高的掺杂浓度，并且阴极区具有比沟道更高的掺杂浓度。在1614处，形成短接第一导电类型的另一重掺杂区与第二导电类型的重掺杂区的阴极电极，并且在1616处，经由第一导电类型的另一重掺杂区将阴极区连接到阴极电极上。在形成功率半导体的正面之后，随后将功率半导体器件的背面形成为具有穿通型配置或NPT型配置的。
图17呈现了根据本发明的各方面以及实施例的用于将功率半导体器件用作开关来控制提供给器件的电压量的实例过程1700的概要流程图。在1702处，使用功率半导体器件来控制提供给器件的电压量，其中所述功率半导体器件是沟槽式栅控p-i-n开关，所述开关具有在栅极电介质中的电荷俘获材料以及自耗尽沟道(例如，器件300、1400、1500等)。确切地说，功率半导体器件由栅极电极构成，所述栅极电极在沟槽内形成并且具有栅极电介质，所述栅极电介质具有给沟槽内的栅极电极的表面加衬的电荷俘获材料。第一导电类型以及第一掺杂浓度的沟道位于紧邻沟槽的第一侧面处并且与栅极电介质相邻。第一导电类型以及大于第一掺杂浓度的第二掺杂浓度的阴极区位于沟道上方且与沟道相邻并且与栅极电介质相邻。阴极区包含第二导电类型以及大于第二掺杂浓度的第三掺杂浓度的第一掺杂区，所述第一掺杂区位于阴极区的上部区域中并且与栅极电介质相邻；以及第一导电类型以及大于第二掺杂浓度的第四掺杂浓度的第二掺杂区，所述第二掺杂区位于阴极区的上部区域中并且与第一掺杂区相邻。在一个方面中，第三掺杂浓度以及第四掺杂浓度是相同的或大体上相似的(例如，1×1018cm-3以及约1×1021cm-3)。功率半导体进一步包含短接第一掺杂区以及第二掺杂区的阴极电极，其中阴极区通过第二掺杂区连接到阴极电极上。
在1704处，用于使用本发明的功率半导体器件来控制提供给器件的功率的量的方法包含将功率半导体器件设定成关断状态以阻断对所述器件的电压提供。确切地说，通过上述配置，当向栅极电极施加低电压(例如，在阈值电压之下)或不施加电压(例如，正电压)时，功率半导体是常关型器件。因此在一个方面中，通过移除一定量的向栅极电极施加的电压，使得施加到栅极电极上的电压量在用于开启功率半导体器件所需的阈值电压之下，可以将功率半导体从导通状态切换到关断状态。
用于将功率半导体器件设定成关断状态的过程以调出框1706表示。确切地说，在1708处，基于包含在电荷俘获材料中的固定电荷的量，在栅极电极与第一掺杂区之间的栅极电介质的表面处形成具有零栅偏压的反型层(例如，层402)。在1710处，在阴极区与反型层之间产生内建电势，并且在1712处，在沟道中建立完全耗尽状态。过程1700可以用于控制提供给任何合适的器件的电压量。在示例性实施例中，过程1700用于控制提供给例如电机驱动以及开关电源等各种高压功率(例如，其中输入和/或输出电压大于200V)电子系统以及器件的电压量。
图18呈现了根据本发明的各方面以及实施例的用于将功率半导体器件用作开关来控制提供给器件的电压量的另一实例过程1800的概要流程图。在1802处，使用功率半导体器件来控制提供给器件(例如，电机驱动或和开关电源)的电压量，其中所述功率半导体器件是沟槽式栅控p-i-n开关，所述开关具有在栅极电介质中的电荷俘获材料以及自耗尽沟道(例如，器件300、1400、1500等)。在1804处，用于使用本发明的功率半导体器件来控制提供给器件的功率的量的方法包含将功率半导体器件设定成关断状态以阻断对所述器件的电压提供。用于将功率半导体器件设定成关断状态的过程以调出框1806表示。确切地说，在1808处，基于包含在电荷俘获材料中的固定电荷的量，在栅极电极与第一掺杂区之间的栅极电介质的表面处形成具有零栅偏压的反型层(例如，层402)。在1810处，在阴极区与反型层之间产生内建电势，并且在1812处，在沟道中建立完全耗尽状态。
在1814处，用于使用本发明的功率半导体器件来控制提供给器件的功率的量的方法进一步包含将半导体器件从关断状态切换到导通状态，以向所述器件提供电压。用于将功率半导体器件设定成关断状态的过程以调出框1816表示。在1818处，将电压(例如，大于阈值电压的正电压)施加到栅极电极上。在1820处，将反型层转变成积累层。在1822处，将沟道转换至导通状态，并且在1824处，通过沟道产生电流。
上文已经描述的内容包含本发明的实例。当然，不可能出于描述本发明的目的而描述组件或方法的每一可设想组合，但所属领域的技术人员可以认识到，本发明的另外的组合以及排列是可能的。所以，本发明意图包涵落入所附权利要求书的精神和范围内的所有此类更改、修改以及变化。此外，就将术语“包含”以及“涉及”用于或者具体实施方式或者权利要求书中而言，如“包括”在权利要求书中用作过渡词时所诠释的一样，此类术语意图以类似于术语“包括”的方式为包含性的。
贯穿本说明书提到“一个实施例”或“一实施例”意味着结合所述实施例所描述的特定特征、结构或特性包含在至少一个实施例中。因此，贯穿本说明书在不同位置中出现短语“在一个实施例中”或“在一实施例中”不一定都是指同一个实施例。此外，在一或多个实施例中，特定特征、结构或特性可以任何合适方式组合。
词“示例性”和/或“证明性”在本文中用以意指充当实例、例子或说明。为免存疑，本文中所揭示的标的物不受此类实例限制。另外，本文中描述为“示例性”和/或“证明性”的任何方面或设计不一定解释为比其它方面优选的或有利的，也不意指排除所属领域的技术人员已知的等效示例性结构以及技术。此外，就将术语“包含”、“具有”、“含有”以及其它类似的词用于或者具体实施方式或者权利要求书中而言，此类术语意图以类似于作为开放过渡词的术语“包括”的方式为包含性的，而不排除任何另外或其它元件。

Claims (35)

1.一种功率半导体结构，其包括：
沟槽，所述沟槽被包括三层的栅极电介质加衬，所述三层包括内层、外层、以及在所述内层与所述外层之间形成的中间层；
栅极电极，所述栅极电极在所述沟槽内并且与所述内层相邻而形成；
第一导电类型的轻掺杂沟道，所述轻掺杂沟道位于紧邻所述沟槽的第一侧面处并且与所述外层相邻，其中所述轻掺杂沟道掺杂不超过第一界定掺杂程度；
所述第一导电类型的轻掺杂漂移区，所述轻掺杂漂移区位于所述沟槽的第二侧面下方、所述沟道下方、并且与所述外层相邻，其中所述轻掺杂漂移区掺杂不超过第二界定掺杂程度；
第一导电类型的阴极区，所述阴极区位于所述沟道上方且与所述沟道相邻并且与所述外层相邻；
第二导电类型的重掺杂区，所述重掺杂区位于所述阴极区上方且与所述阴极区相邻并且与所述外层相邻，其中所述重掺杂区掺杂不小于第三界定掺杂程度；
所述第一导电类型的另一重掺杂区，所述另一重掺杂区位于所述阴极区上方且与所述阴极区相邻并且与所述第二导电类型的所述重掺杂区相邻，其中所述另一重掺杂区掺杂不小于第四界定掺杂程度；以及
阴极电极，所述阴极电极短接所述第一导电类型的所述另一重掺杂区与所述第二导电类型的所述重掺杂区，其中所述阴极区经由所述第一导电类型的所述另一重掺杂区连接到所述阴极电极上。
2.根据权利要求1所述的功率半导体结构，其特征在于，所述栅极电介质的所述中间层包括电荷俘获材料。
3.根据权利要求2所述的功率半导体结构，其特征在于，所述电荷俘获材料包括氮化硅或硅纳米晶体中的至少一者，并且其中负固定电荷存在于所述电荷俘获材料中。
4.根据权利要求1所述的功率半导体结构，其特征在于，当所述功率半导体结构处于关断状态时，在所述第二导电类型的所述重掺杂区与所述外层之间具有零栅偏压下的反型层。
5.根据权利要求4所述的功率半导体结构，其特征在于，基于在所述阴极区与所述反型层之间产生的内建电势，当所述半导体结构处于所述关断状态时，所述沟道处于自耗尽状态。
6.根据权利要求5所述的功率半导体结构，其特征在于，基于向所述栅极电极施加正电压，当所述功率半导体结构处于导通状态时，所述反型层被转变成积累层并且所述沟道电荷态变成中性。
7.根据权利要求1所述的功率半导体结构，其特征在于，所述阴极区具有比所述沟道更高的掺杂浓度。
8.根据权利要求7所述的功率半导体结构，其特征在于，所述阴极区具有在1×1016cm-3与1×1019cm-3之间的掺杂浓度。
9.根据权利要求1所述的功率半导体结构，其特征在于，所述第一界定掺杂程度以及所述第二界定掺杂程度是在1×1013cm-3与1×1015cm-3之间的掺杂浓度范围的对应上限，并且所述第三界定掺杂程度以及所述第四界定掺杂程度是在1×1018cm-3与1×1021cm-3之间的另一掺杂浓度范围的对应下限。
10.根据权利要求1所述的功率半导体结构，其特征在于，所述栅极电介质的所述外层包括自然氧化硅。
11.根据权利要求1所述的功率半导体结构，其特征在于，所述栅极电介质的所述内层包括氧化硅或氧化铝中的至少一者。
12.根据权利要求1所述的功率半导体结构，其进一步包括：
所述第一导电类型的缓冲区，所述缓冲区位于与所述轻掺杂漂移区相邻处并且在所述轻掺杂漂移区下方；
所述第二导电类型的重掺杂阳极区，所述重掺杂阳极区位于与所述缓冲区相邻处并且在所述缓冲区下方，其中所述重掺杂阳极区掺杂不小于第五界定掺杂程度；以及
阳极电极，所述阳极电极位于与所述阳极区相邻处并且在所述阳极区下方。
13.根据权利要求1所述的功率半导体结构，其进一步包括：
所述第二导电类型的重掺杂阳极区，所述重掺杂阳极区位于与所述漂移区相邻处并且在所述漂移区下方，其中所述重掺杂阳极区掺杂不小于第五界定掺杂程度；以及阳极电极，所述阳极电极与所述阳极区相邻并且在所述阳极区下方。
14.根据权利要求13所述的功率半导体结构，其特征在于，所述的第五界定掺杂程度是在1×1018cm-3与1×1021cm-3之间的掺杂浓度范围内。
15.一种用于形成功率半导体结构的方法，其包括：
在具有第一导电类型的硅衬底晶片的上部区中形成具有所述第一导电类型的阴极区，其中所述阴极区具有比所述晶片衬底材料更高的掺杂浓度；
在所述阴极区内形成沟槽，并且所述沟槽延伸到所述硅晶片衬底中，以建立在所述沟槽的第一侧面上且在所述阴极区下方的沟道以及在所述沟槽及所述沟道下方的漂移区；
在所述沟槽内形成包括三层的栅极电介质，所述三层包括与所述沟槽的第一表面相邻的外层、与所述外层的第二表面相邻的中间层以及与所述内层的第三表面相邻的内层；
在所述沟槽内并且与所述栅极电介质的所述内层相邻处形成栅极电极；
在所述阴极区的上部部分内并且与所述栅极电介质的所述外层相邻处形成第二导电类型的重掺杂区；
在所述阴极区的所述上部部分内并且与所述第二导电类型的所述重掺杂区相邻而形成所述第一导电类型的另一重掺杂区，其中所述第二导电类型的所述重掺杂区以及所述第一导电类型的所述另一重掺杂区对应地具有比所述阴极区更高的掺杂浓度；
形成阴极电极，所述阴极电极短接所述第一导电类型的所述另一重掺杂区与所述第二导电类型的所述重掺杂区；以及
经由所述第一导电类型的所述另一重掺杂区将所述阴极区连接到所述阴极电极上。
16.根据权利要求15所述的用于形成功率半导体结构方法，其特征在于，所述形成所述第一导电类型以及所述第二导电类型的所述另一重掺杂区包括以1×1018cm-3与1×1021cm-3之间的浓度进行的离子注入，以及退火。
17.根据权利要求15所述用于形成功率半导体结构的方法，其特征在于，所述形成所述第一导电类型的所述阴极区包括以1×1016cm-3与1×1019cm-3之间的浓度进行的离子注入，以及退火。
18.根据权利要求15所述用于形成功率半导体结构的方法，其特征在于，所述形成所述沟槽包括蚀刻。
19.根据权利要求15所述用于形成功率半导体结构的方法，其特征在于，所述外层包括氧化物并且所述形成所述栅极电介质包括氧化所述沟槽的所述表面以形成所述氧化物。
20.根据权利要求15所述用于形成功率半导体结构的方法，其特征在于，所述中间层包括电荷俘获材料。
21.根据权利要求20所述的用于形成功率半导体结构方法，其特征在于，进一步包括：
确定所述功率半导体结构的阈值电压；以及
基于所述阈值电压选择包含在所述电荷俘获材料中的固定电荷的量。
22.根据权利要求15所述用于形成功率半导体结构的方法，其特征在于，所述中间层包括氮化硅或硅纳米晶体中的至少一者。
23.根据权利要求22所述用于形成功率半导体结构的方法，其特征在于，所述形成所述栅极电介质包括在形成所述外层之后经由化学气相沉积形成所述中间层。
24.根据权利要求22所述用于形成功率半导体结构的方法，其特征在于，所述形成所述栅极电介质包括在所述内层的形成之后经由硅离子注入形成所述中间层。
25.根据权利要求15所述用于形成功率半导体结构的方法，其特征在于，所述内层包括氧化硅或氧化铝中的至少一者。
26.根据权利要求25所述用于形成功率半导体结构的方法，其特征在于，所述形成所述内层包括采用原子层沉积。
27.根据权利要求15所述用于形成功率半导体结构的方法，其特征在于，所述形成所述栅极电介质包括氧化所述中间层以形成所述内层。
28.根据权利要求15所述用于形成功率半导体结构的方法，其特征在于，进一步包括：
将所述功率半导体结构设定成关断状态，所述设定包括在所述第二导电类型的所述重掺杂区与所述栅极电介质的所述外层之间形成具有零栅偏压下的反型层。
29.根据权利要求28所述用于形成功率半导体结构的方法，其特征在于，所述将所述功率半导体结构设定成所述关断状态进一步包括：
在所述阴极区与所述反型层之间产生内建电势；以及
建立自耗尽沟道状态。
30.根据权利要求28所述用于形成功率半导体结构的方法，其特征在于，进一步包括将所述半导体结构从所述关断状态切换到导通状态，所述切换包括：
向所述栅极电极施加正电压；
将所述反型层转变成积累层；以及
将所述沟道转换至导通状态。
31.根据权利要求15所述用于形成功率半导体结构的方法，其特征在于，进一步包括：
形成与所述漂移区相邻并且在所述漂移区下方的所述第一导电类型的缓冲区；
形成与所述缓冲区相邻并且在所述缓冲区下方的所述第二导电类型的重掺杂阳极区；以及
形成与所述阳极区相邻并且在所述阳极区下方的阳极电极。
32.根据权利要求15所述用于形成功率半导体结构的方法，其特征在于，进一步包括：
与所述漂移区相邻并且在所述漂移区下方形成所述第二导电类型的重掺杂阳极区；以及
与所述阳极区相邻并且在所述阳极区下方形成阳极电极。
33.一种控制功率半导体器件导通和关断的方法，所述功率半导体器件包括：
栅极电极，所述栅极电极在沟槽内形成并且具有栅极电介质，所述栅极电介质具有给所述沟槽内的所述栅极电极的表面加衬的电荷俘获材料；
第一导电类型以及第一掺杂浓度的沟道，所述沟道位于紧邻所述沟槽的第一侧面处并且与所述栅极电介质相邻；
所述第一导电类型以及大于所述第一掺杂浓度的第二掺杂浓度的阴极区，所述阴极区位于所述沟道上方且与所述沟道相邻并且与所述栅极电介质相邻，所述阴极区包括第二导电类型以及大于所述第二掺杂浓度的第三掺杂浓度的第一掺杂区，所述第一掺杂区位于所述阴极区的上部区域中并且与所述栅极电介质相邻；以及所述第一导电类型以及大于所述第二掺杂浓度的第四掺杂浓度的第二掺杂区，所述第二掺杂区位于所述阴极区的上部区域中并且与所述第一掺杂区相邻；以及
阴极电极，所述阴极电极短接所述第一掺杂区与所述第二掺杂区，其中所述阴极区通过所述第二掺杂区连接到所述阴极电极上，所述方法包括：
将所述功率半导体器件设定成关断状态以阻断对所述器件的电压提供，所述设定包含：
基于包含在所述电荷俘获材料中的固定电荷的量，在所述栅极电极与所述第一掺杂区之间的所述栅极电介质的表面处形成具有零栅偏压的反型层；
在所述阴极区与所述反型层之间产生内建电势；以及
在所述沟道中建立完全耗尽状态。
34.根据权利要求33所述控制功率半导体器件导通和关断的方法，其特征在于，进一步包括：
将所述半导体结构从所述关断状态切换到导通状态以向所述器件提供电压，所述切换包括：
向所述栅极电极施加电压；
将所述反型层转变成积累层；
将所述沟道转换至导通状态；以及
通过所述沟道产生电流。
35.根据权利要求34所述控制功率半导体器件导通和关断的方法，其特征在于，所述将所述半导体结构从所述关断状态切换到所述导通状态进一步包括：
在所述阴极区与所述沟道之间的结处产生另一内建电势；以及
基于所述另一内建电势阻断空穴远离所述结漂移。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105590965A (zh) * 2016-03-14 2016-05-18 电子科技大学 一种开启电压可调的平面型金属氧化物半导体二极管
CN105742372A (zh) * 2016-03-14 2016-07-06 电子科技大学 一种开启电压可调的槽栅型金属氧化物半导体二极管
CN105957885A (zh) * 2016-07-04 2016-09-21 电子科技大学 一种具有低导通电阻特性的槽栅mosfet器件
WO2017193322A1 (zh) * 2016-05-12 2017-11-16 中山港科半导体科技有限公司 绝缘栅双极晶体管的制造方法
WO2017193321A1 (zh) * 2016-05-12 2017-11-16 中山港科半导体科技有限公司 绝缘栅双极晶体管结构
CN109728097A (zh) * 2018-12-29 2019-05-07 中山汉臣电子科技有限公司 一种功率半导体mos器件及其制备方法
CN114421943A (zh) * 2022-01-25 2022-04-29 中国电子科技集团公司第五十八研究所 一种高可靠抗辐射原子开关型配置单元结构

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111129131B (zh) * 2018-10-30 2023-09-05 株洲中车时代半导体有限公司 平面栅igbt器件
CN116504823B (zh) * 2023-06-28 2023-11-07 湖南大学 Igbt芯片及集成测温单元的igbt元胞、方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1226751A (zh) * 1995-07-19 1999-08-25 三菱电机株式会社 半导体器件
US20050236664A1 (en) * 2004-04-21 2005-10-27 Denso Corporation Semiconductor device and method of manufacturing thereof
CN102800691A (zh) * 2012-08-31 2012-11-28 电子科技大学 一种载流子储存槽栅双极型晶体管

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6956238B2 (en) 2000-10-03 2005-10-18 Cree, Inc. Silicon carbide power metal-oxide semiconductor field effect transistors having a shorting channel and methods of fabricating silicon carbide metal-oxide semiconductor field effect transistors having a shorting channel
US7145186B2 (en) 2004-08-24 2006-12-05 Micron Technology, Inc. Memory cell with trenched gated thyristor
US6992353B1 (en) 2004-11-01 2006-01-31 Silicon-Based Technology Corp. Self-aligned source structure of planar DMOS power transistor and its manufacturing methods
JP5074671B2 (ja) 2005-04-28 2012-11-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2012083590A1 (en) 2010-12-20 2012-06-28 The Hong Kong University Of Science And Technology Power semiconductor field effect transistor structure with charge trapping material in the gate dielectric
CN202351722U (zh) 2011-11-29 2012-07-25 福州开发区星云电子自动化有限公司 一种0-100a的高精度双向电流源
CN103208524B (zh) 2013-04-25 2016-06-29 西安电子科技大学 一种多层双栅石墨烯场效应的晶体管及其制备方法
CN103258847B (zh) 2013-05-09 2015-06-17 电子科技大学 一种双面场截止带埋层的rb-igbt器件

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1226751A (zh) * 1995-07-19 1999-08-25 三菱电机株式会社 半导体器件
US20050236664A1 (en) * 2004-04-21 2005-10-27 Denso Corporation Semiconductor device and method of manufacturing thereof
CN102800691A (zh) * 2012-08-31 2012-11-28 电子科技大学 一种载流子储存槽栅双极型晶体管

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105590965A (zh) * 2016-03-14 2016-05-18 电子科技大学 一种开启电压可调的平面型金属氧化物半导体二极管
CN105742372A (zh) * 2016-03-14 2016-07-06 电子科技大学 一种开启电压可调的槽栅型金属氧化物半导体二极管
CN105590965B (zh) * 2016-03-14 2019-03-29 电子科技大学 一种开启电压可调的平面型金属氧化物半导体二极管
WO2017193322A1 (zh) * 2016-05-12 2017-11-16 中山港科半导体科技有限公司 绝缘栅双极晶体管的制造方法
WO2017193321A1 (zh) * 2016-05-12 2017-11-16 中山港科半导体科技有限公司 绝缘栅双极晶体管结构
CN105957885A (zh) * 2016-07-04 2016-09-21 电子科技大学 一种具有低导通电阻特性的槽栅mosfet器件
CN109728097A (zh) * 2018-12-29 2019-05-07 中山汉臣电子科技有限公司 一种功率半导体mos器件及其制备方法
CN114421943A (zh) * 2022-01-25 2022-04-29 中国电子科技集团公司第五十八研究所 一种高可靠抗辐射原子开关型配置单元结构

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CN104576741B (zh) 2017-11-21
US9438227B2 (en) 2016-09-06
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