CN104517564A - 阵列基板和显示装置 - Google Patents

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Abstract

本发明提供了一种阵列基板和显示装置，该阵列基板包括阵列设置的多个像素单元以及每个对应一行像素单元的多个移位寄存器单元，与任一行像素单元对应的移位寄存器单元包括：位于所述阵列基板的显示区之外的行共用模块，所述行共用模块的输入端与时钟信号线以及上一行的栅信号线相连，输出端与本行的上拉控制信号线以及本行的下拉控制信号线相连；位于所述阵列基板的显示区之内的输出上拉模块，所述输出上拉模块与本行的所述上拉控制信号线以及本行的栅信号线相连；位于所述阵列基板的显示区之内的输出下拉模块，所述输出下拉模块与本行的所述下拉控制信号线以及本行的栅信号线相连。本发明可以解决栅极驱动器制约边框窄化的问题。

Description

阵列基板和显示装置
技术领域
本发明涉及显示技术领域，具体涉及一种阵列基板和显示装置。
背景技术
现有的阵列基板行驱动技术(Gate On Array，GOA)中，栅极驱动器(Gate Driver)常被设计在阵列基板一侧或两侧的非显示区的电路板上。在封装时，现有技术常利用显示装置的边框对该电路板进行遮蔽，以保持外观上的整洁和美观。因此，在传统的GOA设计下，栅极驱动器会占据一定的边框宽度，不利于显示装置边框的窄化。
发明内容
针对现有技术中的缺陷，本发明提供一种阵列基板和显示装置，可以解决栅极驱动器制约边框窄化的问题。
第一方面，本发明提供了一种阵列基板，包括阵列设置的多个像素单元以及每个对应一行像素单元的多个移位寄存器单元，与任一行像素单元对应的移位寄存器单元包括：
位于所述阵列基板的显示区之外的行共用模块，所述行共用模块的输入端与时钟信号线以及上一行的栅信号线相连，输出端与本行的上拉控制信号线以及本行的下拉控制信号线相连；
位于所述阵列基板的显示区之内的输出上拉模块，所述输出上拉模块与本行的所述上拉控制信号线以及本行的栅信号线相连；
位于所述阵列基板的显示区之内的输出下拉模块，所述输出下拉模块与本行的所述下拉控制信号线以及本行的栅信号线相连。
可选地，所述输出上拉模块包括多个设置在本行的所述像素单元中的上拉子模块，每一所述上拉子模块均与本行的所述上拉控制信号线以及本行的栅信号线相连；所述输出下拉模块包括多个设置在本行的所述像素单元中的下拉子模块，每一所述下拉子模块均与本行的所述下拉控制信号线以及本行的栅信号线相连。
可选地，任一行中设置有所述上拉子模块的像素单元所在的对应列在其他行的像素单元中也设置有所述上拉子模块；任一行中设置有所述下拉子模块的像素单元所在的对应列在其他行的像素单元中也设置有所述下拉子模块。
可选地，所述设置有所述上拉子模块的像素单元所在的多个列以及所述设置有所述下拉子模块的像素单元所在的多个列交替地均匀分布在所述阵列基板的显示区内。
可选地，所述设置有所述上拉子模块的像素单元所在的多个列以及所述设置有所述下拉子模块的像素单元所在的多个列分布于靠近所述阵列基板一侧或者两侧边缘的多个列中。
可选地，任一行中，所述上拉模块与所述下拉模块交替地设置在位置连续的多个像素单元中；
相邻的两行中，上一行设置有所述上拉子模块和下拉子模块的像素单元所在的多个列相对于下一行设置有所述上拉子模块和下拉子模块的像素单元所在的多个列向左或向右错开预定多列的位置；
第一行设置有所述上拉子模块和下拉子模块的像素单元所在的多个列从第一列开始；最后一行设置有所述上拉子模块和下拉子模块的像素单元所在的多个列结束于最后一列。
可选地，在所述阵列基板的显示区形状不规则时，任一行的像素单元中至少有一个是设置有所述上拉子模块的像素单元，任一行的像素单元中至少有一个是设置有所述下拉子模块的像素单元。
可选地，所述上拉子模块包括上拉晶体管和电容，所述上拉晶体管的栅极与所述本行的上拉控制信号线相连，源极与漏极中的一个与所述本行的栅信号线相连，另一个与所述时钟信号线中的第一时钟信号线相连；所述电容的一端与所述本行的上拉控制信号线相连，另一端与所述本行的栅信号线相连。
可选地，所述下拉子模块包括下拉晶体管，所述下拉晶体管的栅极与所述本行的下拉控制信号线相连，源极与漏极中的一个与低电平电压线相连，另一个与所述本行的栅信号线相连。
可选地，所述行共用模块包括第一晶体管与第二晶体管，其中：
所述第一晶体管的栅极与所述上一行的栅信号线相连，源极与漏极中的一个与所述本行的上拉控制信号线相连，另一个与所述上一行的栅信号线相连；
所述第二晶体管的栅极与所述本行的栅信号线相连，源极与漏极中的一个与低电平电压线相连，另一个与所述本行的上拉控制信号线相连；
所述时钟信号线中的第二时钟信号线与所述本行的下拉控制信号线相连。
第二方面，本发明还提供了一种显示装置，该显示装置包括上述任意一种阵列基板。
可选地，所述显示装置为顶发射式有机发光二极管显示装置。
由上述技术方案可知，本发明将与每一行像素单元对应的移位寄存器单元分成了行共用模块、输出上拉模块和输出下拉模块三部分，并将行共用模块设置在阵列基板的显示区之外，将输出上拉模块和输出下拉模块设置在阵列基板的显示区之内，因而有利于位于阵列基板一侧或两侧的栅极驱动器在电路板上占用的面积的缩小，从而可以使得用于遮蔽该电路板的边框窄化，即本发明可以解决栅极驱动器制约边框窄化的问题。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单的介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明一个实施例中一种阵列基板的像素单元以及移位寄存器单元的位置和结构示意图；
图2是本发明一个实施例中一种上拉子模块与下拉子模块的可选设置方式示意图；
图3是本发明一个实施例中一种上拉子模块与下拉子模块的可选设置方式示意图；
图4是本发明一个实施例中一种上拉子模块与下拉子模块的可选设置方式示意图；
图5是本发明一个实施例中一种异形显示区中上拉子模块与下拉子模块的可选设置方式示意图；
图6是本发明一个实施例中一种移位寄存器单元的电路结构图；
图7是本发明一个实施例中一种阵列基板上的上述移位寄存器单元结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1是本发明一个实施例中一种阵列基板的像素单元以及移位寄存器单元的位置和结构示意图。
参见图1，该阵列基板中包括多个按阵列设置的多个像素单元(图1中未全部示出)，例如图1中以阴影表示的区域为第四行第三列的像素单元。图1中仅以传统的矩形像素单元阵列为示例，上述阵列基板中按阵列设置的多个像素单元的外边缘还可以是其他的几何形状。
上述阵列基板还包括每个对应一行像素单元的多个移位寄存器单元，其中，与任一行像素单元对应的移位寄存器单元包括位于阵列基板的显示区之外的行共用模块、阵列基板的显示区之内的输出上拉模块和阵列基板的显示区之内的输出下拉模块。其中，移位寄存器单元的实际电路具体可以采用现有技术中的任意一种栅极驱动器的移位寄存器电路的结构设计，本发明对此不做限定。在本发明的一个实施例中，上述移位寄存器电路中用于拉高本行栅信号线电位的电子元器件组成上述输出上拉模块，用于拉低本行栅信号线电位的电子元器件组成上述输出下拉模块，而其他组成部分则均属于上述行共用模块。当然，行共用模块需要连接上一行的栅信号线以实现栅极驱动器的功能(当然特殊设计下也可以采用其他移位寄存器单元的级联方式，如跨行级联，其不改变本发明实施例的实质)，且行共用模块可能需要连接来自时序控制器的信号(如时钟信号)，因此可能需要与外部电路的时钟信号线一类的控制信号线相连，具体的外部连接结构均可以参照现有技术中的栅极驱动器设计，本发明对此不做限定。
这里，由于现有技术中常采用两种薄膜晶体管TFT(Thin FilmTransistor)分别进行栅信号线的电位的上拉和下拉，因此上述输出上拉模块一般都会包括一可称为上拉晶体管(下文以TU表示)的TFT，而上述输出下拉模块一般都会包括一可称为下拉晶体管(下文以TD表示)的TFT。具体地，由于栅极驱动器常对栅信号线上电位的上拉速度和下拉速度要求很高，因此栅极驱动器的移位寄存器电路中TU与TD的器件尺寸会显著地大于其他TFT(当然其TFT所在区域在像素单元的行方向上的投影长度也会显著大于其他TFT)。因此，将包括TU的输出上拉模块与包括TD的输出下拉模块设计在阵列基板的显示区中，可以使得移位寄存器单元在显示区外部的行方向上所占长度大大减少，因而更加有利于边框的窄化。
下面以第3行为例说明移位寄存器单元的具体结构：
参见图1，第三行的行共用模块X3位于上述阵列基板的显示区之外(图1中X1至X5分别表示第一行至第五行的行共用模块)，且行共用模块X3的输入端与时钟信号线CLK以及上一行的栅信号线G2相连(简洁起见部分连接关系未在图1中示出，图1中G1至G5分别表示第一行至第五行的栅信号线)，输出端与本行的上拉控制信号线C3A以及本行的下拉控制信号线C3B相连(图1中C1A至C5A分别表示第一行至第五行的上拉控制信号线、图1中C1B至C5B分别表示第一行至第五行的下拉控制信号线)。
图1中，输出上拉模块被表示为多个相互并联的上拉子模块(比如U1-1至U5-1分别表示第一行至第五行的第一个上拉子模块，U1-2至U5-2分别表示第一行至第五行的第二个上拉子模块)，输出下拉模块被表示为多个并联的下拉子模块(比如D1-1至D5-1分别表示第一行至第五行的第一个下拉子模块，D1-2至D5-2分别表示第一行至第五行的第二个下拉子模块)。当然，图1所示的输出上拉模块和输出下拉模块只是一种示例，任一行的输出上拉模块和输出下拉模块在阵列基板的显示区内均可以有任意的结构组成和位置分布，但是为了实现输出上拉模块与输出下拉模块上拉与下拉栅信号线的电位的功能，任一行的输出上拉模块必须与本行的上述上拉控制信号线以及本行的栅信号线相连；任一行的输出下拉模块必须与本行的上述下拉控制信号线以及本行的栅信号线相连。例如，图1中第三行的上拉子模块U3-1与U3-2均与本行的上拉控制信号线C3A相连，第三行的下拉子模块D3-1与D3-2均与本行的下拉控制信号线C3B相连。
由此可见，本发明实施例将与一行像素单元对应的移位寄存器单元分成了行共用模块、输出上拉模块和输出下拉模块三部分并将行共用模块设置在阵列基板的显示区之外，将输出上拉模块和输出下拉模块设置在阵列基板的显示区之内，因而有利于位于阵列基板一侧或两侧的栅极驱动器在电路板上占用的面积的缩小，从而可以使得用于遮蔽该电路板的边框窄化，即本发明实施例可以解决栅极驱动器制约边框窄化的问题。
进一步地，在输出上拉模块包括上述上拉晶体管TU、输出下拉模块包括下拉晶体管TD时，本发明实施例可以使得移位寄存器单元在显示区外部的行方向上所占长度大大减少，因而更加有利于边框的窄化。
然而，在上述实施例中，若将较大尺寸的输出上拉模块和/或输出下拉模块设置在单个像素单元中，则会不可避免地降低该像素单元的开口率，甚至有可能影响正常的显示功能。因此，为了尽量减小对开口率的影响，除了可以使输出上拉模块与输出下拉模块设置在不同的像素单元中，还可以如图1所示将大尺寸的输出上拉/下拉模块分为多个小尺寸的上拉/下拉子模块，即：
上述输出上拉模块包括多个设置在本行的上述像素单元中的上拉子模块，每一上述上拉子模块均与本行的上述上拉控制信号线以及本行的栅信号线相连；上述输出下拉模块包括多个设置在本行的上述像素单元中的下拉子模块，每一上述下拉子模块均与本行的上述下拉控制信号线以及本行的栅信号线相连。
例如，如图1中的第四行所示，与该行像素单元对应的移位寄存器单元中，输出上拉模块包括多个设置在本行的像素单元中的上拉子模块，如U4-1、U4-2所示，当然上拉子模块的数量还可以是其他大于2的正整数；输出下拉模块包括多个设置在本行的像素单元中的下拉子模块，如D4-1、D4-2所示，当然下拉子模块的数量也可以是其他大于2的正整数。如上拉子模块U4-1与本行的上拉控制信号线C4A和本行的栅信号线G4相连一样，本行的其他上拉子模块也均与上拉控制信号线C4A和栅信号线G4相连；如下拉子模块D4-1与本行的下拉控制信号线C4B和本行的栅信号线G4相连一样，本行的其他下拉子模块也均与下拉控制信号线C4B和栅信号线G4相连。
由此，以输出上拉模块为例(对于输出下拉模块而言是类似的)，该设计使得整个输出上拉模块相当于由多个相互并联的上拉子模块组成，因而上拉栅信号线上电位的功能可以由多个上拉子模块共同实现。例如，在输出上拉子模块包括上述上拉晶体管TU时，可以将大尺寸的上拉晶体管TU分为多个相互并联的小尺寸的子上拉晶体管TUx，使得多个TUx在上拉控制信号的控制下共同进行栅信号线上电位的上拉，因而通过调整TUx的尺寸和数量保障对栅信号线电位的上拉速度的要求。而且，由于避免了在单一像素单元中设置较大尺寸的电路结构而改为在多个像素单元中设置较小尺寸的电路结构，因而减小了上述输出上拉模块和输出下拉模块对像素单元的开口率的影响，并有利于提升整个显示区内多个像素单元的亮度均匀性。
当然，对于上述多个上拉子模块与多个下拉子模块，其具体数量与设计尺寸可以根据实际所需栅信号的幅值和时序来进行设计。而且，对于不同数量和尺寸的上拉子模块和下拉子模块以及不同的应用场景，也可以采用不同的方式来进行其位置的排布。更具体地，下面将结合附图介绍几种上拉子模块与下拉子模块的可选设置方式。
图2示出了本发明一个实施例中一种上拉子模块与下拉子模块的可选设置方式。参见图2，对应于每一行设置在显示区之外的行共用模块(如X1至X5)的一行像素单元中，有多个设置有上拉子模块的像素单元Ux(例如图1中设置有U1-1、U3-2的像素单元)和设置有下拉子模块的像素单元Dx(例如图1中设置有D2-2、D5-1的像素单元)。而且，设置有上拉子模块的像素单元Ux所在的多个列以及设置有下拉子模块的像素单元Dx所在的多个列分布于靠近阵列基板一侧或者两侧边缘的多个列中。
该设置方案下，上拉子模块与下拉子模块均靠近阵列基板设置有行共用模块的一侧或两侧，因而上述上拉控制信号线与下拉控制信号线不需要贯穿整行，而只需在阵列基板的边缘处设置即可(可以减小设置长度)。因此，本方案节省了材料和显示区中部的布局空间。更重要的是，由于上述Ux与Dx只设置在显示区的边缘位置，因而可以不对显示区中间部分的像素单元的开口率造成上述不利影响。对于上拉子模块和下拉子模块设置数量较少(远小于一行中像素单元的数量)、对显示区边缘的显示效果要求不高的使用场景下，适于应用该设置方案。
图3示出了本发明一个实施例中另一种上拉子模块与下拉子模块的可选设置方式。与图2的附图标记一致，图3所示的设置方案中，设置有上拉子模块的像素单元Ux所在的多个列以及设置有上述下拉子模块的像素单元Dx所在的多个列交替地均匀分布在阵列基板的显示区内。当然，图3中仅以交替地间隔两列为例，参照该设置方式还可以得到其他的均匀设置方案。
采用上述均匀设置方案的好处在于，虽然显示区中一部分列的开口率较其他列可能会偏低，然而只要这些开口率较低的列均匀分布在显示区中，就不会对总体的显示效果造成很大影响(足够稀疏、开口率差别足够小时人眼很难观察到)，即尽可能地使人眼感受不到这些列与周围列的不同，降低上述开口率下降的问题对显示区内亮度均匀性的影响。对于显示区内亮度和亮度均匀性均要求较高的使用场景，适于应用该设置方案。
另一方面，图2与图3所示的设置方案中，任一行中设置有上述上拉子模块的像素单元Ux所在的对应列在其他行的像素单元中也设置有上述上拉子模块；任一行中设置有上述下拉子模块的像素单元Dx所在的对应列在其他行的像素单元中也设置有上述下拉子模块，即上述Ux、Dx均是按列设置的。这样设置的好处在于，由于Ux、Dx按列集中设置(Ux、Dx所在的列是已知的)，因而可以很容易地通过外部手段来对这些列较低的开口率进行校正，例如通过调整Γ(gamma)校正参考电压来进行上述校正。
当然，上述Ux与Dx也可以不按列设置，例如根据图2所示的线状均匀设置方案还可以推广为在整个矩形显示区内的点状均匀设置方案，以得到更佳的亮度和亮度均匀性。
图4示出了不按列设置的另一种上拉子模块与下拉子模块的可选设置方式。与图2与图3的附图标记一致，图4中，任一行中上拉模块与下拉模块均交替地设置在位置连续的多个像素单元中。而且，相邻的两行中，上一行设置有上拉子模块和下拉子模块的像素单元Ux和Dx所在的多个列相对于下一行设置有上拉子模块和下拉子模块的像素单元Ux和Dx所在的多个列向左或向右错开预定多列的位置(图4中以错开一列为例)。较佳地，第一行设置有上拉子模块和下拉子模块的像素单元Ux和Dx所在的多个列从第一列开始；最后一行设置有上拉子模块和下拉子模块的像素单元Ux和Dx所在的多个列结束于最后一列，即整个Ux与Dx的设置区域覆盖显示区的一条对角线。该设置方式使两行交替排列，有助于提升显示区亮度的均匀性。对于上拉子模块和下拉子模块设置数量较多的使用场景，适于应用该设置方案。
可见，对于常规的矩形显示区，可以应用上述任意一种设置方式，但对于阵列基板的显示区形状不规则的情形，每行每列的像素单元个数可能会不一致，因而针对这种情形，还需要在设置时满足一定条件：任一行的像素单元中至少有一个是设置有上述上拉子模块的像素单元，任一行的像素单元中至少有一个是设置有上述下拉子模块的像素单元。即，为了保障任意一行移位寄存器单元的完整性，任意一行都要至少设置有一个上拉子模块和一个下拉子模块。
举例来说，参见图5所示出的异形显示区中上拉子模块与下拉子模块的可选设置方式。图5中，显示区51的形状呈大致的“凹”形，而数据驱动器所在的电路板52设置在显示区51的一侧(图中的下侧)。那么按照上述技术方案，上述行共用模块Xt(可以包括如图1中所示的X1至X5)应设置在显示区51的另外一侧或两侧(图5中以左右两侧为例)。而为了保障移位寄存器单元的完整性，按照上述Ux、Dx按列设置的方式设置Ux和Dx时，至少要使一列Ux和一列Dx可以覆盖显示区所有行。例如图5中将上述Ux和上述Dx设置在图5中的两个可以覆盖显示区51所有行的阴影区域Ux/Dx中。
在上述各实施例中，所述多个上拉模块或所述多个下拉模块可以是具有相同结构和尺寸规格的模块，也可以是具有不同结构或尺寸规格的模块。但是一般来说为了尽可能地提高亮度均一性、简化工艺，可以使所述多个上拉模块或所述多个下拉模块均是具有相同结构和尺寸规格的模块。
另一方面，为了更清楚地说明本发明实施例的技术方案，下面以一种具体的移位寄存器单元电路结构为例具体说明上述移位寄存器单元的可选电路结构。
图6是本发明一个实施例中一种移位寄存器单元的电路结构图。图6所示的移位寄存器单元电路中，上述时钟信号线CLK包括相位相差半个周期的第一时钟信号线CLK_A和第二时钟信号线CLK_B，具体地，对于第n行移位寄存器单元(n为正整数)：
上述上拉子模块包括上拉晶体管TU和电容C1，上述上拉晶体管TU的栅极与上述本行的上拉控制信号线(在图6中以节点CA表示)相连，源极与漏极中的一个与上述本行的栅信号线Gn相连，另一个与上述时钟信号线中的第一时钟信号线CLK_A相连；上述电容的一端与上述本行的上拉控制信号线(节点CA)相连，另一端与上述本行的栅信号线Gn相连。上述结构可以使上拉晶体管TU在上拉控制信号线上(节点CA处)的电压信号的控制下上拉栅信号线Gn上的电位。当然，为实现这一功能还可以采用其他的电路结构。
上述下拉子模块包括下拉晶体管TD，上述下拉晶体管TD的栅极与上述本行的下拉控制信号线(此处的下拉控制信号线与上述时钟信号线中的第二时钟信号线CLK_B相连，因此同样以CLK_B来表示)相连，源极与漏极中的一个与低电平电压线Vss相连，另一个与上述本行的栅信号线Gn相连。上述结构可以使下拉晶体管TD在下拉控制信号线(这里具体为第二时钟信号线CLK_B)上的电压信号的控制下下拉栅信号线Gn上的电位。当然，为实现这一功能还可以采用其他的电路结构。
上述行共用模块包括第一晶体管T1与第二晶体管T2，其中：上述第一晶体管T1的栅极与上述上一行的栅信号线Gn-1相连，源极与漏极中的一个与上述本行的上拉控制信号线(节点CA)相连，另一个与上述上一行的栅信号线Gn-1相连(二极管连接方式)；上述第二晶体管T2的栅极与上述本行的栅信号线Gn相连，源极与漏极中的一个与低电平电压线Vss相连，另一个与上述本行的上拉控制信号线(节点CA)相连；上述时钟信号线中的第二时钟信号线CLK_B与上述本行的下拉控制信号线相连。需要说明的是，虽然电路图中第二时钟信号线CLK_B未与行共用模块中的任何一个电子元器件相连，但是实际的电路布局中，行共用模块可以在内部链接由时序控制器引出的第二时钟信号线和本行的下拉控制信号线，因此在图6中均以“CLK_B”来表示。该电路结构下的行共用模块可以根据上一行的栅信号线Gn-1上的电压信号以及时钟信号线上的信号通过上拉控制信号线向上拉子模块提供上拉控制信号，并通过下拉控制信号线向下拉子模块提供下拉控制信号。当然，为实现这一功能还可以采用其他的电路结构。
需要说明的是，上述任意一个晶体管均可以是N型的薄膜晶体管或P型的薄膜晶体管TFT。上述任意一个TFT的漏极与源极的连接方式均根据该TFT是N型还是P型来决定：若为N型TFT，则图中TFT的上端为漏极、下端为源极；若为P型TFT，则图中TFT的上端为源极、下端为漏极。
当然，图6所示的电路结构仅是一种移位寄存器单元的电路结构示例，其具体的电路时序和工作原理均是本领域技术人员容易理解的，在此不再赘述。
基于上述移位寄存器单元的电路结构，设置在阵列基板上的上述移位寄存器单元结构示意参见图7。图7中，第n行的移位寄存器单元包括位于阵列基板的显示区52之外的行共用单元Xn和位于显示区52之内的多个上述上拉子模块(包括上述上拉晶体管TU和上述电容C1)以及位于显示区52之内的多个下拉子模块(包括上述下拉晶体管TD)。其中，每一上拉子模块中的上拉晶体管TU的栅极均与本行的上拉控制信号线CnA相连，源极与漏极中的一个与所述本行的栅信号线Gn相连，另一个与时钟信号线中的第一时钟信号线CLK_A相连(可由上述Xn引出，也可以由其他电路模块处引出，图7中未示出)。而电容C1的一端与本行的上拉控制信号线CnA相连，另一端与所述本行的栅信号线Gn相连。每一下拉子模块中的下拉晶体管TD的栅极与本行的下拉控制信号线CnB相连，源极与漏极中的一个与低电平电压线Vss相连，另一个与所述本行的栅信号线Gn相连。当然，图7仅是一种设置在阵列基板上的上述移位寄存器单元结构示意，上拉子模块和下拉子模块的设置方式可以具体参见上述各个实施例。
以上述移位寄存器单元的电路结构为例，在该阵列基板中，上述上拉晶体管TU在行方向上所占的长度为1000微米量级，上述下拉晶体管TD在行方向上所占的长度为1000微米量级，而其他TFT在行方向上所占的长度为10或100微米量级。可见，本发明实施例由于将尺寸较大的上拉晶体管TU和下拉晶体管TD设置在阵列基板的显示区中，可以使得位于显示区外的电路结构在行方向上所占的长度大大缩小(由原本的1000微米量级降至10或100微米量级)，因而有利于位于阵列基板一侧或两侧的栅极驱动器在电路板上占用的面积的缩小，从而可以使得用于遮蔽该电路板的边框窄化，即本发明实施例可以有效地解决栅极驱动器制约边框窄化的问题。
基于同样的发明构思，本发明实施例提供了一种显示装置，该显示装置包括上述任意一种阵列基板。该显示装置可以为：各类基于GOA设计的显示面板、电子纸、手机、平板电脑、电视机、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。然而，上述任意一种阵列基板尤其适用于顶发射式的有机发光二极管显示装置，因为在该显示装置中，设置在阵列基板上的TFT位于发光区域之下，因而输出上拉模块与输出下拉模块不会影响像素单元的开口率，因而也不需要对上拉或下拉子模块的排布做相应的特殊设计。此外，由于上述任意一种显示装置均包括上述任意一种阵列基板，其所具有的技术特征、所解决的技术问题以及可以达到的技术效果均是相应的，因而本实施例不在此进行详述。
综上所述，本发明所提供的一种阵列基板和显示装置，将与一行像素单元对应的移位寄存器单元分成了行共用模块、输出上拉模块和输出下拉模块三部分，并将行共用模块设置在阵列基板的显示区之外，将输出上拉模块和输出下拉模块设置在阵列基板的显示区之内，因而有利于位于阵列基板一侧或两侧的栅极驱动器在电路板上占用的面积的缩小，从而可以使得用于遮蔽该电路板的边框窄化，即本发明可以解决栅极驱动器制约边框窄化的问题。
在本发明的描述中需要说明的是，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (12)

1.一种阵列基板，包括阵列设置的多个像素单元以及每个对应一行像素单元的多个移位寄存器单元，其特征在于，与任一行像素单元对应的移位寄存器单元包括：
位于所述阵列基板的显示区之外的行共用模块，所述行共用模块的输入端与时钟信号线以及上一行的栅信号线相连，输出端与本行的上拉控制信号线以及本行的下拉控制信号线相连；
位于所述阵列基板的显示区之内的输出上拉模块，所述输出上拉模块与本行的所述上拉控制信号线以及本行的栅信号线相连；
位于所述阵列基板的显示区之内的输出下拉模块，所述输出下拉模块与本行的所述下拉控制信号线以及本行的栅信号线相连。
2.根据权利要求1所述的阵列基板，其特征在于，所述输出上拉模块包括多个设置在本行的所述像素单元中的上拉子模块，每一所述上拉子模块均与本行的所述上拉控制信号线以及本行的栅信号线相连；所述输出下拉模块包括多个设置在本行的所述像素单元中的下拉子模块，每一所述下拉子模块均与本行的所述下拉控制信号线以及本行的栅信号线相连。
3.根据权利要求2所述的阵列基板，其特征在于，任一行中设置有所述上拉子模块的像素单元所在的对应列在其他行的像素单元中也设置有所述上拉子模块；任一行中设置有所述下拉子模块的像素单元所在的对应列在其他行的像素单元中也设置有所述下拉子模块。
4.根据权利要求3所述的阵列基板，其特征在于，所述设置有所述上拉子模块的像素单元所在的多个列以及所述设置有所述下拉子模块的像素单元所在的多个列交替地均匀分布在所述阵列基板的显示区内。
5.根据权利要求3所述的阵列基板，其特征在于，所述设置有所述上拉子模块的像素单元所在的多个列以及所述设置有所述下拉子模块的像素单元所在的多个列分布于靠近所述阵列基板一侧或者两侧边缘的多个列中。
6.根据权利要求2所述的阵列基板，其特征在于，任一行中，所述上拉模块与所述下拉模块交替地设置在位置连续的多个像素单元中；
相邻的两行中，上一行设置有所述上拉子模块和下拉子模块的像素单元所在的多个列相对于下一行设置有所述上拉子模块和下拉子模块的像素单元所在的多个列向左或向右错开预定多列的位置；
第一行设置有所述上拉子模块和下拉子模块的像素单元所在的多个列从第一列开始；最后一行设置有所述上拉子模块和下拉子模块的像素单元所在的多个列结束于最后一列。
7.根据权利要求2至5任意一项所述的阵列基板，其特征在于，在所述阵列基板的显示区形状不规则时，任一行的像素单元中至少有一个是设置有所述上拉子模块的像素单元，任一行的像素单元中至少有一个是设置有所述下拉子模块的像素单元。
8.根据权利要求2至6任意一项所述的阵列基板，其特征在于，所述上拉子模块包括上拉晶体管和电容，所述上拉晶体管的栅极与所述本行的上拉控制信号线相连，源极与漏极中的一个与所述本行的栅信号线相连，另一个与所述时钟信号线中的第一时钟信号线相连；所述电容的一端与所述本行的上拉控制信号线相连，另一端与所述本行的栅信号线相连。
9.根据权利要求8所述的阵列基板，其特征在于，所述下拉子模块包括下拉晶体管，所述下拉晶体管的栅极与所述本行的下拉控制信号线相连，源极与漏极中的一个与低电平电压线相连，另一个与所述本行的栅信号线相连。
10.根据权利要求9所述的阵列基板，其特征在于，所述行共用模块包括第一晶体管与第二晶体管，其中：
所述第一晶体管的栅极与所述上一行的栅信号线相连，源极与漏极中的一个与所述本行的上拉控制信号线相连，另一个与所述上一行的栅信号线相连；
所述第二晶体管的栅极与所述本行的栅信号线相连，源极与漏极中的一个与低电平电压线相连，另一个与所述本行的上拉控制信号线相连；
所述时钟信号线中的第二时钟信号线与所述本行的下拉控制信号线相连。
11.一种显示装置，其特征在于，该显示装置包括如权利要求1至10中任意一项所述的阵列基板。
12.根据权利要求11所述的显示装置，其特征在于，所述显示装置为顶发射式有机发光二极管显示装置。
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