CN104485337A - 薄膜晶体管阵列基板及薄膜晶体管阵列基板的制备方法 - Google Patents

薄膜晶体管阵列基板及薄膜晶体管阵列基板的制备方法 Download PDF

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Abstract

本发明提供一种薄膜晶体管阵列基板及薄膜晶体管的制备方法。所述薄膜晶体管阵列基板包括：多个第一金属线，相邻的第一金属线之间设置第一间隙；多个第二金属线，相邻的第二金属线之间设置第二间隙，所述第二金属线与所述第一金属线交叉设置以形成多个重叠部；第一绝缘层，层叠设置在所述第一金属线与所述第二金属线之间，用于使所述第一金属线与所述第二金属线之间绝缘；第二绝缘层，覆盖在所述第二金属线上，且与所述第二金属线层叠设置；透明导电膜，覆盖在所述第二绝缘层上。

Description

薄膜晶体管阵列基板及薄膜晶体管阵列基板的制备方法
技术领域
本发明涉及液晶显示领域，尤其涉及一种薄膜晶体管阵列基板及薄膜晶体管阵列基板的制备方法。
背景技术
薄膜晶体管(thin film transistor,TFT)阵列基板是液晶显示装置的重要组成元件。薄膜晶体管阵列基板上包括设置薄膜晶体管阵列的显示区域及围绕所述显示区域的设置的走线区域。通常情况下，所述走线区域内布置有多条金属线，所述金属线的一端电连接测试垫以接收测试信号，所述金属线的另一端电连接显示区域内的薄膜晶体管，以将测试信号传输至所述薄膜晶体管。在现有技术中，多条金属线通常设置为两层，为方便描述，下层的金属线命名为第一金属线，上层的金属线命名为第二金属线，第二金属线与第一金属线之间通过第一绝缘层隔离，且所述第二金属线与所述第一金属线交叉设置，以形成重叠部。所述第一金属线通常是在制造薄膜晶体管的栅极的时候形成，第二金属线通常是在制造薄膜晶体管的源极及漏极的时候形成。
在薄膜晶体管阵列基板生产制造的过程中，静电击伤(Electro-Static Discharge,ESD)问题常常发生。造成薄膜晶体管阵列静电击伤问题的原因很多，当薄膜晶体管阵列基板发生静电击伤时，通常要分析薄膜晶体管阵列基板发生静电击伤的原因(比如，薄膜晶体管阵列基板静电击伤是由于哪个制造工序造成的)，以便对使得静电击伤的原因进行消除。在薄膜晶体管阵列基板的制造中的五道光罩(mask)制程工序中，每层制造工序中都有可能发生静电击伤。第四层制造工序或第五层制造工序造成的静电击伤通常表现为所述第二金属线与所述第一金属线的重叠部损伤。针对由于第四层制造工序或第五层制造工序而造成的薄膜晶体管阵列基板的静电击伤，很难区分薄膜晶体管阵列基板的静电击伤是第四层制造工序还是第五层制造工序造成的。
发明内容
本发明提供一种薄膜晶体管阵列基板，当所述薄膜晶体管阵列基板的第四层制造工序或者第五层制造工序而造成薄膜晶体管阵列基板静电击伤时，能够区分出薄膜晶体管阵列基板的静电击伤是第四层制造工序还是第五层制造工序造成的。
第一方面提供了一种薄膜晶体管阵列基板，所述薄膜晶体管阵列基板包括：
多个第一金属线，相邻的第一金属线之间设置第一间隙；
多个第二金属线，相邻的第二金属线之间设置第二间隙，所述第二金属线与所述第一金属线交叉设置以形成多个重叠部；
第一绝缘层，层叠设置在所述第一金属线与所述第二金属线之间，用于使所述第一金属线与所述第二金属线之间绝缘；
第二绝缘层，覆盖在所述第二金属线上，且与所述第二金属线层叠设置；
透明导电膜，覆盖在所述第二绝缘层上。
在第一方面的第一种实施方式中，所述薄膜晶体管阵列基板包括用于设置薄膜晶体管阵列的显示区域及围绕所述显示区域设置的走线区域，所述第一金属线及所述第二金属线设置在所述薄膜晶体管阵列基板的走线区域。
结合第一方面的第一种实施方式，在第一方面的第二种实施方式中，所述第一金属线及所述第二金属线为所述薄膜晶体管阵列基板的测试线。
在第一方面的第三种实施方式中，所述阵列基板包括用于设置薄膜晶体管阵列的显示区域及围绕所述显示区域设置的走线区域，所述第一金属线及所述第二金属线设置在阵列基板的显示区域。
结合第一方面的第三种实施方式，在第一方面的第四种实施方式中，所述第一金属线为薄膜晶体管的栅极线，所述第二金属线为薄膜晶体管的数据线。
在第一方面的第五种实施方式中，所述透明导电膜包括多个透明导电块，每个透明导电块设置在所述第二绝缘层上且与每个重叠部层叠设置。
在第一方面的第六种实施方式中，所述透明导电膜为ITO膜。
第二方面，本发明提供了一种薄膜晶体管阵列基板的制备方法，所述薄膜晶体管阵列基板的制备方法包括：
提供一基板；
在所述基板上形成第一金属层，图案化所述第一金属层以形成多个第一金 属线，相邻的第一金属线之间设置第一间隙；
提供第一绝缘层，层叠设置在图案化后的所述第一金属层上；
形成第二金属层，图案化所述第二金属层以形成多个第二金属线，相邻的第二金属线之间设置第二间隙，所述第二金属线与所述第一金属线交叉以形成多个重叠部；
提供第二绝缘层，覆盖在图案化的第二金属层上；
提供透明导电膜，覆盖在所述第二绝缘层上。
在第二方面的第一种实施方式中，所述步骤“提供透明导电膜，覆盖在所述第二绝缘层上”之后，所述薄膜晶体管阵列基板的制备方法还包括：
图案化所述透明导电膜，图案化的所述透明导电膜包括多个透明导电块，每个透明导电块设置在所述第二绝缘层上且对应每个重叠部层叠设置。
在第二方面的第三种实施方式中，所述薄膜晶体管阵列基板包括设置薄膜晶体管阵列的显示区域及围绕所述显示区域设置的走线区域，所述第一金属线及所述第二金属线设置在所述薄膜晶体管阵列基板的走线区域。
结合第二方面的第三种实施方式，在第二方面的第四种实施方式中，所述第一金属线及所述第二金属线为所述薄膜晶体管阵列基板的测试线。
在第二方面的第五种实施方式中，在所述步骤“提供第一绝缘层，层叠设置在图案化后的所述第一金属层上”及所述步骤“形成第二金属层，图案化所述第二金属层以形成多个第二金属线，相邻的第二金属线之间设置第二间隙，所述第二线与所述第一金属线交叉以形成多个重叠部”之间，所述薄膜晶体管阵列基板的制备方法还包括：
在所述第一绝缘层上设置半导体层；
图案化所述半导体层，移除对应所述第一金属线的所述半导体层，使所述半导体层对应所述栅极区设置；
所述步骤“形成第二金属层，图案化所述第二金属层以形成多个第二金属线，相邻的第二金属线之间设置第二间隙，所述第二金属线与所述第一金属线交叉以形成多个重叠部”包括：
在图案化的所述半导体层上形成第二金属层，图案化所述第二金属层以形成多个第二金属线，相邻的第二金属线之间设置第二间隙，所述第二线与所述第一金属线交叉以形成多个重叠部。
结合第二方面的第五种实施方式，在第二方面的第六种实施方式中，所述第一金属线为所述薄膜晶体管的栅极线，所述第二金属线为所述薄膜晶体管的数据线。
相较于现有技术，本发明所述薄膜晶体管阵列基板及所述薄膜晶体管阵列基板的制备方法在所述第一金属线及所述第二金属线交叉设置形成的重叠部对应的第二绝缘层上设置了透明导电膜，针对由于第四层制造工序或者第五层制造工序而造成的薄膜晶体管阵列基板的静电击伤，能够区分所述薄膜晶体管阵列基板的静电击伤是由第四层制造工序还是第五层制造工序造成的。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一较佳实施方式的薄膜晶体管阵列基板的示意图。
图2为本发明图1中A处一较佳实施方式的放大示意图。
图3为本发明图2中I处一较佳实施方式的放大示意图。
图4为本发明图3中II-II处一较佳实施方式的剖面示意图。
图5是本发明另一较佳实施方式的薄膜晶体管阵列基板的示意图。
图6为本发明图5中A处一较佳实施方式的放大示意图。
图7为图6中III处另一较佳实施方式的放大示意图。
图8为本发明图7中IV-IV处一较佳实施方式剖面示意图。
图9为本发明一较佳实施方式的薄膜晶体管阵列基板的制备方法的流程图。
图10至图21分别为本发明一较佳实施方式的薄膜晶体管阵列基板的制备方法对应的各个制造步骤中的薄膜晶体管阵列基板的剖面图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造 性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请一并参阅图1，图2，图3和图4，图1为本发明一较佳实施方式的薄膜晶体管阵列基板的示意图。图2为本发明图1中A处一较佳实施方式的放大示意图。图3为本发明图2中I处放大示意图。图4为本发明图3中II-II处一较佳实施方式的的剖面示意图。所述薄膜晶体管阵列基板10包括多个第一金属线110、多个第二金属线120、第一绝缘层130、第二绝缘层140及透明导电膜150。相邻的第一金属线110之间设置第一间隙111，所述第一间隙111用于使相邻的两个第一金属线110之间绝缘。相邻的第二金属线120之间设置第二间隙121，所述第二间隙121用于使相邻的两个第二金属线120之间绝缘。所述第二金属线120与所述第一金属线110交叉设置，以形成多个重叠部113。所述第一绝缘层130层叠设置在所述第一金属线110及所述第二金属线120之间，用于使所述第一金属线110及所述第二金属线120之间绝缘。所述第二绝缘层140覆盖在所述第二金属线120上，且与所述第二金属线120层叠设置。所述透明导电膜150覆盖在所述第二绝缘层140上。所述透明导电膜150可以为但不局限于氧化铟锡(Indium Tin Oxide，ITO)膜。
请参阅图3，在本实施方式中，所述透明导电膜150不仅覆盖所有重叠部113，并且覆盖各个重叠部113之间的其余部分。换句话说，所述透明导电膜150为一完整的薄膜，覆盖所有重叠部113，第一金属线110与所述第二金属线120之间的间隙，两个相邻的重叠部113之间的部分第一金属线110，以及两个相邻的重叠部113之间的部分第二金属线120上。
请再次参阅图1和图2，如图1所示，在制备所述薄膜晶体管阵列基板10时，通常在一个玻璃基板上形成八块面板(panel)101，每两个面板101紧密相连设置，以形成一个单元A，八个面板101形成一个“田”字结构。所述薄膜晶体管阵列基板10包括用于设置薄膜晶体管阵列的显示区域20及围绕所述显示区域20设置的走线区域30。所述第一金属线110及所述第二金属线120设置在所述薄膜晶体管阵列基板10的走线区域30内。在本实施方式中，所述第一金属线110及所述第二金属线120为所述薄膜晶体管阵列基板10的测试线，所述薄膜晶体管阵列基板10还包括多个测试垫40，所述测试垫40用于接收测试信号。所述测试垫40通过所述第一金属线110及所述第二金属线120电连接所述显示区域20内的数据线(data line)和栅极线(gate line)，以将接收到的测试 信号传输至所述数据线和栅极线。换句话说，所述第一金属线110的一端及所述第二金属线120一端连接所述薄膜晶体管阵列基板10的显示区域20内的数据线和栅极线，所述第一金属线110及所述第二金属线120的另一端电连接所述测试垫40，以接收所述测试垫40传输的测试信号。在本实施方式中，所述测试垫40包括五个子测试垫，为了方便描述，所述五个子测试垫分别命名为第一测试子垫401、第二子测试垫402、第三子测试垫403、第四子测试垫404及第五子测试垫405。所述第一子测试垫401为公共测试垫(Array com test pad)，所述第二子测试垫402为偶数数据线测试垫(Array data_Even test pad)，所述第三子测试垫403为奇数数据线测试垫(Array data_Odd test pad)，所述第四子测试垫404为偶数栅极线测试垫(Array gate_Even test pad)，所述第五子测试垫405为奇数栅极线测试垫(Array gate_Odd test pad)。
可以理解地，所述第一金属线110及所述第二金属线120也并不仅限于设置在所述薄膜晶体管阵列基板10的所述走线区域30内。所述第一金属线110及所述第二金属线120也并不仅限于为测试线。在一其他实施方式中，所述第一金属线110及所述第二金属线120也可以设置在所述薄膜晶体管阵列基板10的显示区域20内。当所述第一金属线110及所述第二金属线120设置在所述薄膜晶体管阵列基板10的显示区域20内时，所述第一金属线110可以为薄膜晶体管的栅极线，所述第二金属线120可以为薄膜晶体管的数据线。
可以理解地，虽然在图1中以I处为例进行说明，所述重叠部113并不仅限于位于I处，也可以位于其他第一金属线120及第二金属线130重叠设置的地方。
在薄膜晶体管阵列基板10的制程中，所述第二绝缘层140是由第五道光罩制程工序中的第四层制造工序形成，所述透明导电膜150是由第五道制造工序中的第五层制造工序形成。在现有技术中，在薄膜晶体管阵列基板10的制程中，所述透明导电膜150在形成之后被图案化，位于所述走线区域30的透明导电膜150全部被移除，仅仅对应薄膜晶体管的漏极区的透明导电膜150被保留下来。对应薄膜晶体管的漏极的透明导电膜150通过一个贯孔与所述薄膜晶体管的漏极区电连接。相较于现有技术，本发明薄膜晶体管阵列基板10中的走线区域30的所述第一金属线110及所述第二金属线120交叉设置，形成了多个重叠部113。所述多个重叠部113上设置了透明导电膜150。当所述第二绝缘层140发生静电击伤，而所述透明导电膜150完好时，则所述薄膜晶体管阵列基板10的静电击 伤被判定为是由第四道制造工序形成的。当所述第二绝缘层140完好，而所述透明导电膜150完好时，则所述薄膜晶体管阵列基板10的静电击伤被判定为是由第五道制造工序形成的。
具体地，判别所述第二绝缘层140或者所述透明导电膜150的是否完好时，可按照如下方法进行判别。使用扫描电子显微镜(scanning electron microscope,SEM)扫描所述薄膜晶体管阵列基板10的表面，从而获得所述薄膜晶体管阵列基板10中所述第二绝缘层140及所述透明导电膜150的表面结构，以判断所述第二绝缘层140及所述透明导电膜150是否完好。由于所述第二绝缘层140及所述透明导电膜150是不同的材料，因此，所述第二绝缘层140的晶格结构与所述透明导电膜150的晶格结构不同。所述扫描电子显微镜可以根据扫描薄膜晶体管阵列晶体管10的表面时得到的晶格结构来区分所述第二绝缘层140及所述透明导电膜150，并且根据所述第二绝缘层140的晶格结构是否完好以判断所述第二绝缘层140是否完好，根据所述透明导电膜150的晶格结构是否完好以判断所述透明导电膜150是否完好。具体地，根据所述第二绝缘层140中的晶格结构是否完好来判断所述第二绝缘层140是否完好的过程介绍如下。当所述第二绝缘层140中的晶格结构损坏(比如，原本连续的晶格结构处发生断裂)时，则判定所述第二绝缘层140发生静电击伤；当所述第二绝缘层140中的晶格结构完好时，则判定所述第二绝缘层140没有发生静电击伤，即所述第二绝缘层140完好。同样地，根据所述透明导电膜150的晶格结构是否完好以判断所述透明导电膜150的是否完好的过程介绍如下。当所述透明导电膜150中的晶格结构损坏(比如，原本连续的晶格结构处发生断裂)时，则判定所述透明导电膜150发生静电击伤；当所述透明导电膜150中的晶格结构没有损坏时，则判定所述透明导电膜150没有发生静电击伤，即所述透明导电膜150完好。
由上述描述可见，相较于现有技术，在薄膜晶体管阵列基板的制程工序中，由于在所述第一金属线110及所述第二金属线120交叉形成的重叠部113对应的第二绝缘层140上设置了透明导电膜150，针对由于第四层制造工序或者第五层制造工序而造成的薄膜晶体管阵列基板的静电击伤，能够区分所述薄膜晶体管阵列基板的静电击伤是由第四层制造工序还是第五层制造工序造成的。
请一并参阅图5，图6，图7及图8，图5为本发明另一较佳实施方式的薄膜晶体管阵列基板的示意图。图6为本发明图5中A处一较佳实施方式的放大 示意图。图7为图6中III处另一较佳实施方式的放大示意图。图8为本发明图7中IV-IV处一较佳实施方式剖面示意图。所述薄膜晶体管阵列基板10包括多个第一金属线110、多个第二金属线120、第一绝缘层130、第二绝缘层140及透明导电膜150。相邻的第一金属线110之间设置第一间隙111，所述第一间隙111用于使相邻的两个第一金属线110之间绝缘。相邻的第二金属线120之间设置第二间隙121，所述第二间隙121用于使相邻的两个第二金属线120之间绝缘。所述第二金属线120与所述第一金属线110交叉设置，以形成多个重叠部113。所述第一绝缘层130层叠设置在所述第一金属线110及所述第二金属线120之间，用于使所述第一金属线110及所述第二金属线120之间绝缘。所述第二绝缘层140覆盖在所述第二金属线120上，且与所述第二金属线120层叠设置。所述透明导电膜150覆盖在所述第二绝缘层140上。所述透明导电膜150可以为但不局限于氧化铟锡(Indium Tin Oxide，ITO)膜。
请再次参阅图7及图8，在本实施方式中，所述透明导电膜150包括多个透明导电块151，每个透明导电块151设置在所述第二绝缘层140上且与每个重叠部113层叠设置。
请再次参阅图5，如图5所示，在制备所述薄膜晶体管阵列基板10时，通常在一个玻璃基板上形成八块面板(panel)101，每两个面板101紧密相连设置，以形成一个单元A，八个面板101形成一个“田”字结构。所述薄膜晶体管阵列基板10包括用于设置薄膜晶体管阵列的显示区域20及围绕所述显示区域20设置的走线区域30。所述第一金属线110及所述第二金属线120设置在所述薄膜晶体管阵列基板10的走线区域30内。在本实施方式中，所述第一金属线110及所述第二金属线120为所述薄膜晶体管阵列基板10的测试线，所述薄膜晶体管阵列基板10还包括多个测试垫40，所述测试垫40用于接收测试信号。所述测试垫40通过所述第一金属线110及所述第二金属线120电连接所述显示区域20内的数据线(data line)和栅极线(gate line)，以将接收到的测试信号传输至所述数据线和栅极线。换句话说，所述第一金属线110的一端及所述第二金属线120一端连接所述薄膜晶体管阵列基板10的显示区域20内的数据线和栅极线，所述第一金属线110及所述第二金属线120的另一端电连接所述测试垫40，以接收所述测试垫40传输的测试信号。在本实施方式中，所述测试垫40包括五个子测试垫，为了方便描述，所述五个子测试垫分别命名为第一测试子垫401、 第二子测试垫402、第三子测试垫403、第四子测试垫404及第五子测试垫405。所述第一子测试垫401为公共测试垫(Array com test pad)，所述第二子测试垫402为偶数数据线测试垫(Array data_Even test pad)，所述第三子测试垫403为奇数数据线测试垫(Array data_Odd test pad)，所述第四子测试垫404为偶数栅极线测试垫(Array gate_Even test pad)，所述第五子测试垫405为奇数栅极线测试垫(Array gate_Odd test pad)。
可以理解地，所述第一金属线110及所述第二金属线120也并不仅限于设置在所述薄膜晶体管阵列基板10的所述走线区域30内。所述第一金属线110及所述第二金属线120也并不仅限于为测试线。在其他实施方式中，所述第一金属线110及所述第二金属线120也可以设置在所述薄膜晶体管阵列基板10的显示区域20内。当所述第一金属线110及所述第二金属线120设置在所述薄膜晶体管阵列基板10的显示区域20内时，所述第一金属线110可以为薄膜晶体管的栅极线，所述第二金属线120可以为薄膜晶体管的数据线。
在薄膜晶体管阵列基板10的制程中，所述第二绝缘层140是由第五道光罩制程工序中的第四层制造工序形成，所述透明导电膜150是由第五道制造工序中的第五层制造工序形成。在现有技术中，在薄膜晶体管阵列基板10的制程中，所述透明导电膜150在形成之后被图案化，位于所述走线区域30的透明导电膜150全部被移除，仅仅对应薄膜晶体管的漏极区的透明导电膜150被保留下来。对应薄膜晶体管的漏极的透明导电膜150通过一个贯孔与所述薄膜晶体管的漏极区电连接。相较于现有技术，本发明薄膜晶体管阵列基板10中的走线区域30的所述第一金属线110及所述第二金属线120交叉设置，形成了多个重叠部113。所述多个重叠部113上设置了透明导电膜150。当所述第二绝缘层140发生静电击伤，而所述透明导电膜150完好时，则所述薄膜晶体管阵列基板10的静电击伤被判定为是由第四道制造工序形成的。当所述第二绝缘层140完好，而所述透明导电膜150完好时，则所述薄膜晶体管阵列基板10的静电击伤被判定为是由第五道制造工序形成的。
具体地，判别所述第二绝缘层140或者所述透明导电膜150的是否完好时，可按照如下方法进行判别。使用扫描电子显微镜(scanning electron microscope,SEM)扫描所述薄膜晶体管阵列基板10的表面，从而获得所述薄膜晶体管阵列基板10中所述第二绝缘层140及所述透明导电膜150的表面结构，以判断所述 第二绝缘层140及所述透明导电膜150是否完好。由于所述第二绝缘层140及所述透明导电膜150是不同的材料，因此，所述第二绝缘层140的晶格结构与所述透明导电膜150的晶格结构不同。所述扫描电子显微镜可以根据扫描薄膜晶体管阵列晶体管10的表面时得到的晶格结构来区分所述第二绝缘层140及所述透明导电膜150，并且根据所述第二绝缘层140的晶格结构是否完好以判断所述第二绝缘层140是否完好，根据所述透明导电膜150的晶格结构是否完好以判断所述透明导电膜150是否完好。具体地，根据所述第二绝缘层140中的晶格结构是否完好来判断所述第二绝缘层140是否完好的过程介绍如下。当所述第二绝缘层140中的晶格结构损坏(比如，原本连续的晶格结构处发生断裂)时，则判定所述第二绝缘层140发生静电击伤；当所述第二绝缘层140中的晶格结构完好时，则判定所述第二绝缘层140没有发生静电击伤，即所述第二绝缘层140完好。同样地，根据所述透明导电膜150的晶格结构是否完好以判断所述透明导电膜150的是否完好的过程介绍如下。当所述透明导电膜150中的晶格结构损坏(比如，原本连续的晶格结构处发生断裂)时，则判定所述透明导电膜150发生静电击伤；当所述透明导电膜150中的晶格结构没有损坏时，则判定所述透明导电膜150没有发生静电击伤，即所述透明导电膜150完好。
由此可见，相较于现有技术，在薄膜晶体管阵列基板的制程工序中，针对由于第四层制造工序或者第五层制造工序而造成的薄膜晶体管阵列基板的静电击伤，由于在所述第一金属线110及所述第二金属线120交叉设置形成的重叠部113上设置透明导电膜150，能够区分所述薄膜晶体管阵列基板的静电击伤是由第四层制造工序还是第五层制造工序造成的。
下面结合图1至图8对薄膜晶体管阵列基板的制造方法进行介绍。请一并参阅图9，图9为本发明一较佳实施方式的薄膜晶体管阵列基板的制备方法的流程图。所述薄膜晶体管阵列基板10的制备方法包括以下步骤。
步骤S101，提供一基板100。请一并参阅图10，所述基板100包括第一表面a及与所述第一表面a相对的第二表面b。在本实施方式中，所述基板100为一玻璃基板。可以理解地，在其他实施方式中，所述基板100并不仅限于为玻璃基板。
步骤S102，在所述基板100上形成第一金属层200，图案化所述第一金属层200以形成多个第一金属线110，相邻的第一金属线110之间设置第一间隙111。 所述第一金属层200的材质选自铜、钨、铬、铝及其组合的其中之一。请一并参阅图11，所述第一金属层200设置在所述基板100的所述第一表面a上。在其他实施方式中，所述第一金属层200也可设置在所述基板100的所述第二表面b上。请一并参阅图12，在本实施方式中，图案化所述第一金属层200以形成多个第一金属线110，并且形成了薄膜晶体管21的栅极区211。在图12中仅示意出了一条第一金属线110，且示意出了一个栅极区211。在图案化所述第一金属层200形成多个第一金属线110及多个栅极区211的同时，所述基板100的第一表面a裸露出来。
栅极区211步骤S103，提供第一绝缘层130，层叠设置在所述图案化的所述第一金属层200上。请一并参阅图13，所述第一绝缘层130设置在所述第一金属线110，所述栅极区211，以及未覆盖所述第一金属线110和所述栅极区211的所述第一表面a上。所述第一绝缘层的材质选自氧化硅、氮化硅、氮氧化硅及其组合的其中之一。
在所述步骤S103及步骤S104之间还包括：
步骤①，在所述第一绝缘层130上设置一半导体层400。请一并参阅图14，所述半导体层400与所述第一绝缘层130层叠设置。步骤②，图案化所述半导体层400，移除对应所述第一金属线110的半导体层400，使所述半导体层400对应所述栅极区211层叠设置。请一并参阅图15，图案化的所述半导体层400仅仅对应所述栅极区211层叠设置。
步骤S104，形成第二金属层300，图案化所述第二金属层300以形成多个第二金属线120，相邻的第二金属线120之间设置第二间隙121，所述第二金属线120与所述第一金属线110交叉以形成多个重叠部113。请一并参阅图16，所述第二金属层300层叠设置在所述图案化的半导体层400上，以及未覆盖所述半导体层400的所述第二绝缘层140上。所步骤S104具体为：在图案化的所述半导体层400上形成所述第二金属层300，图案化所述第二金属层300以形成多个第二金属线120，相邻的第二金属线120之间设置第二间隙121，所述第二金属线120与所述第一金属线110交叉以形成多个重叠部113。所述第二金属层300的材质也可选自铜、钨、铬、铝及其组合的其中之一。请一并参阅图17，图案化所述第二金属层300，以形成多个第二金属线120。在本实施方式中，图案化所述第二金属层300，形成所述第二金属线120的同时也形成薄膜晶体管 21的源极区212和漏极区214。
步骤S105，提供第二绝缘层140，覆盖在图案化的第二金属层300上。请一并参阅图18，所述第一绝缘层的材质可选自氧化硅、氮化硅、氮氧化硅及其组合的其中之一。
在所述步骤S105及步骤S106之间，还包括步骤③：
在所述第二绝缘层140上对应所述漏极区214开设贯孔141。请一并参阅图19，在第二绝缘层140上对应所述漏极区214开设贯孔141，以将所述漏极区214部分漏出。
步骤S106，提供一透明导电膜150，覆盖在所述第二绝缘层140上。请一并参阅图20，所述透明导电膜150层叠设置在所述第二绝缘层140及所述贯孔141内。
步骤S107，图案化所述透明导电膜150，图案化后的透明导电膜150包括多个透明导电块151，每个透明导电块151设置在所述第二绝缘层140上且对应每个重叠部113设置。请一并参阅图21，在本实施方式中，图案化所述透明导电膜150形成所述多个透明导电块151的同时还形成了一漏极214，所述漏极214用于与所述漏极区213电连接。所述第一金属线110，所述第二金属线120位于所述薄膜晶体管阵列基板10的所述走线区域30内。所述薄膜晶体管(图21中虚线右侧的结构)位于走线区域20内。
由上述描写可见，所述薄膜晶体管阵列基板10的制备方法在所述第一金属线110及所述第二金属线120交叉设置形成的重叠部113对应的第二绝缘层140上设置了透明导电膜150，针对由于第四层制造工序或者第五层制造工序而造成的薄膜晶体管阵列基板的静电击伤，能够区分所述薄膜晶体管阵列基板的静电击伤是由第四层制造工序还是第五层制造工序造成的。
以上所揭露的仅为本发明一种较佳实施例而已，当然不能以此来限定本发明之权利范围，本领域普通技术人员可以理解实现上述实施例的全部或部分流程，并依本发明权利要求所作的等同变化，仍属于发明所涵盖的范围。

Claims (13)

1.一种薄膜晶体管阵列基板，其特征在于，所述薄膜晶体管阵列基板包括：
多个第一金属线，相邻的第一金属线之间设置第一间隙；
多个第二金属线，相邻的第二金属线之间设置第二间隙，所述第二金属线与所述第一金属线交叉设置以形成多个重叠部；
第一绝缘层，层叠设置在所述第一金属线与所述第二金属线之间，用于使所述第一金属线与所述第二金属线之间绝缘；
第二绝缘层，覆盖在所述第二金属线上，且与所述第二金属线层叠设置；
透明导电膜，覆盖在所述第二绝缘层上。
2.如权利要求1所述的薄膜晶体管阵列基板，其特征在于，所述薄膜晶体管阵列基板包括用于设置薄膜晶体管阵列的显示区域及围绕所述显示区域设置的走线区域，所述第一金属线及所述第二金属线设置在所述薄膜晶体管阵列基板的走线区域。
3.如权利要求2所述的薄膜晶体管阵列基板，其特征在于，所述第一金属线及所述第二金属线为所述薄膜晶体管阵列基板的测试线。
4.如权利要求1所述的薄膜晶体管阵列基板，其特征在于，所述阵列基板包括用于设置薄膜晶体管阵列的显示区域及围绕所述显示区域设置的走线区域，所述第一金属线及所述第二金属线设置在阵列基板的显示区域。
5.如权利要求4所述的薄膜晶体管阵列基板，其特征在于，所述第一金属线为薄膜晶体管的栅极线，所述第二金属线为薄膜晶体管的数据线。
6.如权利要求1所述的薄膜晶体管阵列基板，其特征在于，所述透明导电膜包括多个透明导电块，每个透明导电块设置在所述第二绝缘层上且与每个重叠部层叠设置。
7.如权利要求1所述的薄膜晶体管阵列基板，其特征在于，所述透明导电膜为ITO膜。
8.一种薄膜晶体管阵列基板的制备方法，其特征在于，所述薄膜晶体管阵列基板的制备方法包括：
提供一基板；
在所述基板上形成第一金属层，图案化所述第一金属层以形成多个第一金属线，相邻的第一金属线之间设置第一间隙；
提供第一绝缘层，层叠设置在图案化后的所述第一金属层上；
形成第二金属层，图案化所述第二金属层以形成多个第二金属线，相邻的第二金属线之间设置第二间隙，所述第二金属线与所述第一金属线交叉以形成多个重叠部；
提供第二绝缘层，覆盖在图案化的第二金属层上；
提供透明导电膜，覆盖在所述第二绝缘层上。
9.如权利要求8所述的薄膜晶体管阵列基板的制备方法，其特征在于，所述步骤“提供透明导电膜，覆盖在所述第二绝缘层上”之后，所述薄膜晶体管阵列基板的制备方法还包括：
图案化所述透明导电膜，图案化的所述透明导电膜包括多个透明导电块，每个透明导电块设置在所述第二绝缘层上且对应每个重叠部层叠设置。
10.如权利要求8所述的薄膜晶体管阵列基板的制备方法，其特征在于，所述薄膜晶体管阵列基板包括设置薄膜晶体管阵列的显示区域及围绕所述显示区域设置的走线区域，所述第一金属线及所述第二金属线设置在所述薄膜晶体管阵列基板的走线区域。
11.如权利要求10所述的薄膜晶体管阵列基板的制备方法，其特征在于，所述第一金属线及所述第二金属线为所述薄膜晶体管阵列基板的测试线。
12.如权利要求8所述的薄膜晶体管阵列基板的制备方法，其特征在于，在所述步骤“提供第一绝缘层，层叠设置在图案化后的所述第一金属层上”及所述步骤“形成第二金属层，图案化所述第二金属层以形成多个第二金属线，相邻的第二金属线之间设置第二间隙，所述第二线与所述第一金属线交叉以形成多个重叠部”之间，所述薄膜晶体管阵列基板的制备方法还包括：
在所述第一绝缘层上设置半导体层；
图案化所述半导体层，移除对应所述第一金属线的所述半导体层，使所述半导体层对应所述栅极区设置；
所述步骤“形成第二金属层，图案化所述第二金属层以形成多个第二金属线，相邻的第二金属线之间设置第二间隙，所述第二金属线与所述第一金属线交叉以形成多个重叠部”包括：
在图案化的所述半导体层上形成第二金属层，图案化所述第二金属层以形成多个第二金属线，相邻的第二金属线之间设置第二间隙，所述第二线与所述第一金属线交叉以形成多个重叠部。
13.如权利要求12所述的薄膜晶体管阵列基板的制备方法，其特征在于，所述第一金属线为所述薄膜晶体管的栅极线，所述第二金属线为所述薄膜晶体管的数据线。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110957300A (zh) * 2019-12-16 2020-04-03 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示面板、显示装置
CN112563290A (zh) * 2020-12-02 2021-03-26 深圳市华星光电半导体显示技术有限公司 像素结构及其制备方法、显示装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109192762B (zh) * 2018-09-06 2021-01-15 京东方科技集团股份有限公司 显示基板及其制造方法、显示装置
CN110045555B (zh) * 2019-05-10 2021-08-24 Tcl华星光电技术有限公司 一种显示面板的走线结构及显示面板

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050122451A1 (en) * 2003-12-05 2005-06-09 Lg.Philips Lcd Co., Ltd. Array substrate and transflective liquid crystal display device including the same
CN101384951A (zh) * 2006-05-01 2009-03-11 夏普株式会社 半透型液晶显示装置及其制造方法
CN102819152A (zh) * 2006-05-25 2012-12-12 日本电气株式会社 高孔径比面内切换模式有源矩阵液晶显示单元

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100481593B1 (ko) * 2000-04-21 2005-04-08 세이코 엡슨 가부시키가이샤 전기 광학 장치
TW589484B (en) * 2003-10-16 2004-06-01 Au Optronics Corp Liquid crystal display module
US8111342B2 (en) * 2007-05-30 2012-02-07 Samsung Electronics Co., Ltd. Display substrate, method of manufacturing the same and display device using the display substrate
US9329443B2 (en) * 2010-03-29 2016-05-03 Seiko Epson Corporation Liquid crystal display device having first and second dielectric films with different thicknesses
CN102629062B (zh) * 2012-04-19 2015-02-18 深圳市华星光电技术有限公司 显示面板及其讯号线的修复方法
JP2014174309A (ja) * 2013-03-08 2014-09-22 Sony Corp 液晶表示装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050122451A1 (en) * 2003-12-05 2005-06-09 Lg.Philips Lcd Co., Ltd. Array substrate and transflective liquid crystal display device including the same
CN101384951A (zh) * 2006-05-01 2009-03-11 夏普株式会社 半透型液晶显示装置及其制造方法
CN102819152A (zh) * 2006-05-25 2012-12-12 日本电气株式会社 高孔径比面内切换模式有源矩阵液晶显示单元

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110957300A (zh) * 2019-12-16 2020-04-03 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示面板、显示装置
CN110957300B (zh) * 2019-12-16 2022-06-28 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示面板、显示装置
CN112563290A (zh) * 2020-12-02 2021-03-26 深圳市华星光电半导体显示技术有限公司 像素结构及其制备方法、显示装置
WO2022116289A1 (zh) * 2020-12-02 2022-06-09 深圳市华星光电半导体显示技术有限公司 像素结构及其制备方法、显示装置

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