CN104484525A - 一种减弱硬件木马检测中工艺偏差影响的方法 - Google Patents

Abstract

本发明公开了一种减弱硬件木马检测中工艺偏差影响的方法，在集成电路芯片设计环节插入包含m组用于参数校正的电路结构；将设计交付给代工厂进行流片生产；在最终的封装测试环节之前，使用探针台等仪器设备对用于参数校正的电路结构进行测试，并对采集到的典型特征参数进行记录处理；根据处理结果对仿真器中的典型特征参数进行校正，并对表征电路特性参数进行重新仿真，为芯片建立新的母本；最后将硬件木马检测中用于表征电路特性参数的实测数据与新母本作差，并将其差值与阈值进行比较，从而判断该集成电路芯片中是否被植入硬件木马。两个母本相比，参数校正后的新母本更能反映当前芯片特征，从而有效减弱了工艺偏差对硬件木马检测造成的影响。

Description

一种减弱硬件木马检测中工艺偏差影响的方法

技术领域

本发明通过在集成电路设计阶段插入用于参数校正的电路结构，有效减弱工艺偏差对硬件木马检测的影响，提高检测准确性。

背景技术

随着集成电路设计与制造的分离，以及大量IP核的使用，集成电路芯片外包制造中存在的风险越来越多，使得集成电路芯片容易受到攻击，被他人植入硬件木马。硬件木马是指在集成电路设计或制造过程当中对原始电路的恶意篡改。硬件木马对集成电路的安全造成了极大的威胁，开展有关硬件木马的检测工作刻不容缓。侧信道分析法是目前硬件木马检测领域的研究热点[1]，该方法通过测量芯片的旁路信息，如漏电流、动态电流、电磁辐射、电路关键路径延迟等，经过对比分析，甄别待测芯片与母本芯片旁路信息的差异，实现硬件木马的检测。但是目前该方法仍需要以未植入木马芯片的实测信息作为母本，在实际应用中未植入木马芯片的获得越来越困难，因此需要以仿真信息作为母本实现硬件木马检测。

采用侧信道分析方法在一定条件下，可以保证较高的硬件木马检出率，但在实际检测过程中，由于测试噪声和工艺偏差的影响，会限制硬件木马检测的准确性。测试噪声是指在测试过程中，由输入信号、测试设备或者外部环境引入的噪声。工艺偏差主要是指在芯片制造过程中，由工艺的随机误差和系统性误差引入的偏差[2]，它分为片上(In-Die)及芯片间的(Die-to-Die)的工艺偏差。芯片间的工艺偏差泛指由于制造设备的参数变化导致的芯片之间、晶圆之间以及批次之间的电学参数特性变化；片上的工艺偏差则是指在同一片晶圆上，由于制造过程中的掺杂浓度不均匀、MOS沟道长度偏差等因素导致的不同晶体管或逻辑门之间存在的电学参数特性变化。[3]

目前，降低测试噪声的方法有多次测量取均值、滤波、去噪算法等。而工艺偏差的影响随着工艺尺寸的减小越来越明显，目前还没有有效的方法减弱其影响。

参考文献：

[1]陈华锋，瞿有甜，姜燕冰；硬件木马电路检测技术及发展趋势[J]，浙江大学学报：理学版，2014，41(1)：49-51。

[2]刘业；0.18微米逻辑生产流程与工艺控制监控[D]，天津大学，2012。

[3]Chang Y C.System and method for wafer acceptance test configuration:U.S.Patent6,929,962[P].2005-8-16。

发明内容

本发明提出一种减弱硬件木马检测中工艺偏差影响的方法，在硬件木马检测过程中，通过在原始电路结构中插入用于工艺控制监控的电路结构，针对不同芯片进行仿真参数校正，实现母本信息的校正，即减弱工艺偏差对硬件木马检测的影响，提高检测准确性。

为了解决上述技术问题，本发明提出的一种减弱硬件木马检测中工艺偏差影响的方法，包括以下步骤：

步骤一、在集成电路芯片设计环节插入包含m组用于参数校正的电路结构，该电路结构具有测试以下典型电路特征参数的功能：开启电压、击穿电压、导通电流、漏电流、接触电阻、方块电阻、电容、体效应参数、沟道长度差值、沟道宽度差值；

步骤二、将上述集成电路芯片设计交付给代工厂进行流片生产；

步骤三、在最终的封装测试环节之前，对用于参数校正的电路结构进行测试，并对采集到的典型电路特征参数进行记录处理；根据处理结果对仿真软件中的典型电路特征参数进行校正，并对表征电路特性参数包括电流、功耗、时间延迟和电磁进行重新仿真，为芯片建立新的母本；最后将硬件木马检测中用于表征电路特性参数的实测数据与新母本作差，并将其差值与阈值进行比较，从而判断该集成电路芯片中是否被植入硬件木马。

进一步讲，步骤三中，通过探针台对集成电路芯片k中包含m组用于参数校正的电路结构进行测试，设测试到的第j组与电流仿真结果相关的参数为对m组测试结果求均值处理，即：

$\stackrel{\‾}{a_{\mathrm{kn}}}=\frac{1}{m}\underset{j=1}{\overset{m}{\mathrm{\Σ}}}{a}_{\mathrm{kn}}^j(j=\mathrm{1,2},3...m)$

上式中，为集成电路芯片k中，第n个与电流仿真结果相关的参数取均值后的结果，即校正后用于电流仿真的参数；集成电路芯片k中，第j组用于参数校正的电路结构，第n个与电流仿真结果相关的参数为

经过校正后的芯片k的电流仿真结果为：其中，P_k指经过校正后的芯片k的电流仿真结果；

若满足Q_k-P_k>P_th，则判断芯片k被植入硬件木马，其中，Q_k指芯片k电流的实测结果，P_th指用于电流判断的阈值；

若满足Q_k-P_k≤P_th，则判断芯片k未被植入硬件木马。

与现有技术相比，本发明的有益效果是：

传统硬件木马检测方法的局限性，主要表现在芯片制造过程中，工艺偏差会对数据准确性造成影响。本发明中参数校正的结构与原始电路处于同一工艺条件下，所以本发明中的方法与传统方法相比，可以有效反映工艺偏差对原始电路参数特征造成的影响。校正后的参数与原始仿真参数(即参数校正后的新母本与原始母本)相比，更能体现对应芯片的特征，即减弱了工艺偏差对硬件木马检测的影响。同时，该方法对不同芯片进行差异化处理，可以有效减小芯片间差异对于硬件木马检测的影响。

附图说明

图1是参数校正结构插入示意图；

图2是N-well电阻参数校正结构示意图；

图3是本发明减弱硬件木马检测中工艺偏差影响的方法实施流程图。

具体实施方式

下面结合附图和具体实施例对本发明技术方案作进一步详细描述。

本发明方法通过对用于仿真的典型特征参数进行校正，减弱硬件木马检测中工艺偏差的影响，具体操作流程如下。

步骤一、在集成电路芯片设计环节插入包含m组用于参数校正的电路结构，该电路结构具有测试以下典型电路特征参数的功能：开启电压、击穿电压、导通电流、漏电流、接触电阻、方块电阻、电容、体效应参数、沟道长度差值、沟道宽度差值；

步骤二、将上述集成电路芯片设计交付给代工厂进行流片生产；

步骤三、在最终的封装测试环节之前，使用探针台等仪器设备对用于参数校正的电路结构进行测试，并对采集到的典型电路特征参数进行记录处理；根据处理结果对仿真软件中的典型特征参数进行校正，并对表征电路特性参数进行重新仿真，所述表征电路特性参数包括电流、功耗、时间延迟和电磁，为芯片建立新的母本；最后将硬件木马检测中用于表征电路特性参数的实测数据与新母本作差，并将其差值与阈值进行比较，从而判断该集成电路芯片中是否被植入硬件木马。参数校正后的新母本与原始母本相比，参数校正后的新母本更能反映当前芯片特征，从而有效减弱了工艺偏差对硬件木马检测造成的影响。

以电流为例，设芯片电路的电流仿真结果为

P₀＝P(a₁,a₂,a₃…a_n…)  (1)

其中n为任意整数，a_n指与电流仿真相关的参数，n的数值取决于用于电流仿真的参数个数，函数P表示用于计算电流的函数。

以图1(a)中的芯片1为例，如图1中的(b)所示，D0表示电路原始设计，C1～C8表示插入的用于参数校正的结构，其具体个数视实际使用情况而定。Q₁表示芯片1电流的实测结果。传统的方法是通过相关的去噪算法对Q₁进行处理，并与仿真结果(原始母本)P₀进行比对，判断芯片1中是否被植入硬件木马。若两者之间的差值大于用于电流判别的阈值P_th，则认为芯片1被植入硬件木马；反之，则认为芯片1未被植入硬件木马。

当芯片1被植入硬件木马时，应满足下式

Q₁-P₀>P_th  (2)

当芯片1未被植入硬件木马时，应满足下式

Q₁-P₀≤P_th  (3)

传统硬件木马检测方法的局限性，主要表现在芯片制造过程中，工艺偏差会对数据准确性造成影响。

本发明中所提到的方法，设芯片1中包含m组用于参数校正的结构，通过探针台等仪器设备对用于参数校正的结构进行测试，设测试到的第j组与电流仿真结果相关的参数为

对m组测试结果求均值处理，即

$\stackrel{\‾}{a_n}=\frac{1}{m}{\mathrm{\Σ}}_{j=1}^m{a}_n^j(j=\mathrm{1,2,3}...m)---\left(4\right)$

则经过校正后的芯片1的电流仿真结果为

$P_1=P(\stackrel{\‾}{a_1},\stackrel{\‾}{a_2},\stackrel{\‾}{a_3}...\stackrel{\‾}{a_n}...)---\left(5\right)$

改进的方法通过相关的去噪算法对Q₁进行处理，并与新仿真结果P₁(新母本)进行比对，判断芯片1中是否被植入硬件木马。若两者之间的差值大于用于电流判别的阈值P_th，则认为芯片1被植入硬件木马；反之，则认为芯片1未被植入硬件木马。

当芯片1被植入硬件木马时，满足下式

Q₁-P₁>P_th  (6)

当芯片1未被植入硬件木马时，满足下式

Q₁-P₁≤P_th  (7)

依据代工厂的实际工艺流程，本发明中参数校正的结构与原始电路处于同一工艺条件下，所以本发明中的方法与传统方法相比，可以有效反映工艺偏差对原始电路参数特征造成的影响。校正后的参数与原始仿真参数相比，更能体现对应芯片的特征，即减弱了工艺偏差对硬件木马检测的影响。

对于其它待测芯片，可分别通过探针台等仪器设备对用于参数校正的结构进行测试，并对不同的芯片用相应的参数分别进行校正。其优点在于，校正后的结果可以反映相应芯片的实际情况。在硬件木马检测中，可以有效减弱工艺偏差的影响。

以芯片k为例，芯片中包含m组用于参数校正的结构，n的数值取决于用于电流仿真的参数个数，芯片k的第n个参数的均值为

$\stackrel{\‾}{a_{\mathrm{kn}}}=\frac{1}{m}{\mathrm{\Σ}}_{j=1}^m{a}_{\mathrm{kn}}^j(j=\mathrm{1,2,3}...m)---\left(8\right)$

经过校正后的芯片k的电流仿真结果为

$P_k=P(\stackrel{\‾}{a_{k1}},\stackrel{\‾}{a_{k2}},\stackrel{\‾}{a_{k3}}...\stackrel{\‾}{a_{\mathrm{kn}}}...)---\left(9\right)$

当芯片k被植入硬件木马时，满足下式

Q_k-P_k>P_th  (10)

当芯片k未被植入硬件木马时，满足下式

Q_k-P_k≤P_th  (11)

典型的可校正参数包括但不限于以下参数：开启电压、击穿电压、导通电流、漏电流、接触电阻、方块电阻、电容、体效应参数、沟道长度差值、沟道宽度差值等。这些可测参数可以直接或间接的影响各类用于仿真的参数。

典型的用于参数校正的结构可以是基于工艺控制监控的电路结构。

以薄膜电阻(sheet resistance,R_s)中的N-well电阻为例，典型结构如图2所示，其中(a)为俯视图，(b)为剖面图。校正薄膜电阻中的N-well电阻具有以下两种方法，第一种控制通过待测结构的电流为恒定值，测试其两端电压；第二种控制待测结构的两端电压为恒定值，对通过待测结构的电流进行测试。具体的测试条件与实际的工艺条件相关，有相应的统一标准，在此不详细说明。

如图3所示是发明实施流程图。传统ASIC设计流程中根据电路功能要求进行RTL设计，通过综合获得门级网表Gate netlist，再经过布局布线获得版图文件GDSⅡ，然后交付给代工厂使用wafer进行生产，经划片获得裸片die，最终封装测试获得芯片chip。而本发明在生成版图文件GDSⅡ之前插入用于参数校正的结构并使用仿真软件(如Cadence公司的软件Spectre可用于仿真电流参数，Synopsys公司的软件PrimeTime PX可用于仿真功耗参数，Synopsys公司的软件PrimeTime可用于仿真时间延迟参数，Agilent公司的软件ADS可用于仿真电磁参数)对待测参数进行仿真，获得仿真结果，在封装测试前获取参数校正结构的实测结果，与原仿真结果进行比对，并进行参数校正，用于硬件木马检测。

尽管上面结合附图对本发明进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨的情况下，还可以做出很多变形，这些均属于本发明的保护之内。

Claims (2)

1.一种减弱硬件木马检测中工艺偏差影响的方法，其特征在于，包括以下步骤：

步骤一、在集成电路芯片设计环节插入包含m组用于参数校正的电路结构，该电路结构具有测试以下典型电路特征参数的功能：开启电压、击穿电压、导通电流、漏电流、接触电阻、方块电阻、电容、体效应参数、沟道长度差值、沟道宽度差值；

步骤二、将上述集成电路芯片设计交付给代工厂进行流片生产；

步骤三、在最终的封装测试环节之前，对用于参数校正的电路结构进行测试，并对采集到的典型电路特征参数进行记录处理；根据处理结果对仿真软件中的典型电路特征参数进行校正，并对表征电路特性参数进行重新仿真为芯片建立新的母本，所述表征电路特性参数包括电流、功耗、时间延迟和电磁；最后将硬件木马检测中用于表征电路特性参数的实测数据与新母本作差，并将其差值与阈值进行比较，从而判断该集成电路芯片中是否被植入硬件木马。

2.根据权利要求1所述减弱硬件木马检测中工艺偏差影响的方法，其特征在于，步骤三中，通过探针台对集成电路芯片k中包含m组用于参数校正的电路结构进行测试，设测试到的第j组与电流仿真结果相关的参数为对m组测试结果求均值处理，即：

$\stackrel{\‾}{a_{\mathrm{kn}}}=\frac{1}{m}\underset{j=1}{\overset{m}{\mathrm{\Σ}}}{a}_{\mathrm{kn}}^j(j=\mathrm{1,2,3}...m)$

上式中，为集成电路芯片k中，第n个与电流仿真结果相关的参数取均值后的结果，即校正后用于电流仿真的参数；集成电路芯片k中，第j组用于参数校正的电路结构，第n个与电流仿真结果相关的参数为

经过校正后的芯片k的电流仿真结果为：其中，P_k指经过校正后的芯片k的电流仿真结果；

若满足Q_k-P_k＞P_th，则判断芯片k被植入硬件木马，其中，Q_k指芯片k电流的实测结果，P_th指用于电流判断的阈值；

若满足Q_k-P_k≤P_th，则判断芯片k未被植入硬件木马。