CN104467839B - 用于时钟生成和分配的电路 - Google Patents

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Abstract

一种集成电路，包括电感器布置，该布置包括：四个电感器，相邻地位于一组中并且被布置成限定两行和两列，其中：集成电路被配置为使得这四个传感器中的在该布置中彼此斜对的两个电感器产生具有第一相位的电磁场，并且使得这四个电感器中的其他两个电感器产生具有第二相位的电磁场，第一相位和第二相位基本上反相。

Description

用于时钟生成和分配的电路
技术领域
本发明涉及下述电路：可在生成和提供时钟信号时采用该电路，例如用于DAC(数模转换器)和ADC(模数转换器)电路中。
具体地，本发明涉及用于时钟生成路径中的缓冲器和电感器的设计/布局。当然，这样的缓冲器和电感器也可以在除了DAC和ADC电路中以外的应用中采用，并且用于处理除了时钟信号外的信号(例如，控制/数据信号)。概括地讲，本发明涉及可实现改进的匹配的电路和部件。应该相应地考虑本公开。
背景技术
图1呈现了时钟信号被生成并提供到DAC或ADC电路20的系统10的示意图。参考时钟信号(例如，2 GHz下的参考时钟信号)用于使用PLL(锁相环)和/或VCO(压控振荡器)30来生成时钟信号(例如，16GHz下的时钟信号)的差分对。接着是另外的缓冲器和多相滤波器级40，以最终(在理想情况下)输出完美的4Φ(4相)时钟信号，例如，其相位分别为0°、90°、180°和270°。输出的4相时钟信号被输入到DAC或ADC电路20，例如以控制输出/采样器开关(以下将对其进行更详细地说明)。输出的时钟信号可被称为时钟信号CLKΦ1至CLKΦ4，其为四相时钟信号的各个相位，如图1所示。
为了提供一些背景，例如关于可如何采用时钟信号CLKΦ1至CLKΦ4，图2至图4呈现了对应于图1中的电路20的DAC和ADC电路。
图2是差分开关电路50的示意图，该差分开关电路50可构成DAC电路20的一部分。
电路50包括共同节点CN(或尾节点)，其中电流源(或者，只此一次不再重复，吸收器(sink))连接到该共同节点CN。四个晶体管SW1至SW4被示出为并联连接(在并联支路中)在共同节点CN与第一输出节点A之间。类似地，四个晶体管SW5至SW8被示出为并联连接在共同节点CN与第二输出节点B之间。这些晶体管SW1至SW8将在下文中被称为输出开关，并且对应于结合图1所提到的输出开关。
虽然可沿着至输出开关SW1至SW8的栅极的时钟路径设置缓冲器或解耦电容器(未示出)，但是如所示出的那样，直接通过时钟信号CLKΦ1至CLKΦ4来驱动输出开关SW1至SW8的栅极。分别与输出开关SW1至SW8串联连接地设置数据控制开关D1至D8。通过以下所示和所描述的各个数据信号来驱动数据控制开关D1至D8。
假设可以对到达输出开关的栅极的信号进行良好控制，则直接利用时钟信号驱动输出开关的栅极是有利的。
查看图2，每个输出开关SW1至SW8实际上是一对串联连接的开关(在这种情况下为场效应晶体管)之一。这些开关可被实现为NMOS场效应晶体管。
在本示例中，时钟信号CLKΦ1至CLKΦ4基本上是正弦的。实际上，提供了四个时间交织正弦时钟信号。
图2的电路的总体操作是：驱动输出开关SW1至SW8和数据控制开关D1至D8，以便在使用中根据数据信号DATA1至DATA4的值(数字0或1)将电流从电流源导引通过第一输出节点A或第二输出节点B，其中数据信号DATA1至DATA4被示出为施加到数据控制开关D1至D8。
为了对此进行实现，为输出开关SW1和SW5提供时钟信号CLKΦ1，为SW2和SW6提供时钟信号CLKΦ2，为SW3和SW7提供时钟信号CLKΦ3，并且为SW4和SW8提供时钟信号CLKΦ4。此外，分别为数据控制开关D1和D5提供数据信号DATA 1和分别为D2和D6提供DATA 2和分别为D3和D7提供DATA 3和并且分别为D4和D8提供DATA 4和
4相时钟信号的效果是根据数据信号DATA 1的值，输出开关SW1或输出开关SW5在第一时钟周期或相位(Φ1)内传送电流脉冲。类似地，根据数据，SW2或SW6在第二时钟周期或相位(Φ2)内传送电流脉冲，SW3或SW7在第三时钟周期或相位(Φ3)内传送电流脉冲，并且SW4或SW8在第四时钟周期或相位(Φ4)内传送电流脉冲。图2中的输出开关是NMOS晶体管，并且因此在相关时钟信号的+ve峰值部分内接通。
相应地，对于每个时钟周期，如果所涉及的数据信号的值为1，则通过节点A导引电流ITAIL，而如果该值为零，则通过节点B导引电流ITAIL。此外，在每个周期内，与该数据无关地，(输出开关的)两个晶体管接通而两个晶体管关断。
在图3中所示的示例16 GHz、4相时钟信号的情况下，应理解，该操作导致64 Gs/s的总采样率。
输出节点A和B经由相应的输出共源共栅放大器(cascode)连接到输出开关，如图2所示。因而，可在两个输出端子之间测量开关电路的差分模拟输出信号(对应于输入数字数据)，作为电流信号或作为经由终端电阻器(未示出)的电压信号。
查看作为单个单元的图2中的各对串联连接开关，在任意特定的周期或状态内，1对关断而7对接通。查看各对的上部开关(输出开关)，在任意状态下，2个开关接通而6个开关关断。查看各对的下部开关(数据控制开关)，在任意状态下(忽视在理想情况下会是瞬时的数据值的过渡改变)，4个开关接通而4个开关关断。
此外，查看作为单个单元的各对，从一个周期到下一周期，1接通而1关断。查看各对的上部开关(输出开关)，从一个周期到下一周期，2个开关接通而2个开关关断。查看各对的下部开关(数据控制开关)，从一个周期到下一周期，相同数目随着关断而接通(在数据改变的情况下)，或者开关保持其状态(在数据保持相同的情况下)。
进一步查看图2，包括输出开关SW1至SW8的电路部分可被称为时钟控制电路52，而包括数据控制开关D1至D8的电路部分可被称为数据控制电路54。应理解，时钟控制电路52中的开关由时钟信号而不是由数据信号来控制，并且因此可认为这些开关是数据独立的。相反，数据控制电路54中的开关由数据信号而不是由时钟信号来控制，并且因此可认为这些开关是时钟独立的。例如，时钟信号CLKΦ1至CLKΦ4可被持续地(即，在有效操作期间)提供到时钟控制电路52，并且被特别地提供到输出开关SW1至SW8(场效应晶体管)的栅极。
为了说明时钟信号CLKΦ1至CLKΦ4的重要性，可参照图4。
图4在上部曲线图中呈现了时钟信号CLKΦ1至CLKΦ4的波形，并且在下部曲线中呈现了被标记为IOUTA和IOUTB的、在输出节点A和B处接收到的电流的部分波形，用于更好地理解图2的差分开关电路50的操作。
如上所述，时钟信号CLKΦ1至CLKΦ4是时间交织的升(基本上)余弦波形并彼此相位相差90°。所示出的时钟信号是正弦的，但不必是严格完全的正弦曲线。将明显的是，在本实施例中，波形的形状在最上部中比朝向底部更重要。
此外，图3和图4中所示的时钟信号的数量与图2中至节点A和B中的每一个的并联路径的数量相关。由于在图2中存在四条至节点A和B中的每一个的并联路径，因此提供了四个时间交织时钟信号，彼此相位相差90°。设想到在提供了X条至节点A和B中的每一个的并联路径的情况下，可提供X个时间交织时钟信号，彼此相位相差(360/X)°。在这种情况下，X是大于或等于2的整数，并且优选地大于或等于3，更优选地等于4。
返回到图4，为了进一步说明，以粗体突出时钟信号Φ4。
时钟信号CLKΦ1至Φ4控制输出开关SW1至SW8的栅极，如结合图2已描述的那样。相应地，输出开关对(在这些对是SW1/SW5、SW2/SW6、SW3/SW7、SW4/SW8的情况下)按序列接通、然后关断，使得随着这些对之一关断，序列中下一对接通，并且使得当这些对之一完全接通时，其他对基本上关断。如前所述，当这样的输出开关对接通时该对中的哪个开关传送电流脉冲取决于所涉及的(DATA 1至DATA 4的)数据信号。
图2的差分开关电路50有效地在电流模式下进行操作，从而在可利用的路径之间导引电流ITAIL。由于经由开关SW1至SW8通过共同节点的基本全部电流必须等于电流ITAIL，因此在任意时间流过节点A和B的电流的总和必须基本等于ITAIL。因此，上述的数据控制开关D1至D8的作用在于，导引电流ITAIL按这些输出开关对接通和关断的顺序通过来自每个输出开关对的一个开关，即，以使得随着输出开关对关断并因而其输出开关之一开始传送ITAIL中的更少部分，序列中的下一输出开关对接通并且因而其输出开关之一开始传送ITAIL中的更多部分，并且以使得当输出开关对之一完全接通时，其输出开关之一基本上传送ITAIL的全部，这是因为该对的另一输出开关使其串联连接的数据控制开关基本上关断，并且因为其他输出开关对的输出开关基本上关断。
在图4的下部曲线图中示出了该效果。为了简明而仅示出了用于时钟CLKΦ3、Φ4和Φ1的三个输出电流，然而，所示出的波形的图案(在其形状上)持续，其中连续的峰值针对取决于数据的IOUTA或IOUTB。在本示例中，假设数据序列是DATA 3＝0(以使得电流传递到节点B)，DATA4＝1(以使得电流传递到节点A)以及DATA 1＝0(以使得电流传递到节点B)。为了与时钟信号的上部曲线图进行比较，以粗体突出对应于时钟信号Φ4的输出电流的波形。
为了更好地理解图4中的下部曲线图，在波形Φ4上标示三个点60、62和64，并在对应的电流波形上标示对应的三个点70、72和74。
在点60处，波形CLKΦ4处于其峰值，即，为VDD，而其他时钟信号CLKΦ1至Φ3明显低于它们的峰值。相应地，(在DATA 4＝1的情况下)开关SW4和SW8完全接通而D4接通且D8关断，并且至少其他输出开关(SW1至SW3和SW5至SW7)基本上关断。因此，在对应点70处，电流IOUTA等于ITAIL，而电流IOUTB基本等于零。
在点60之前的点62处，波形Φ4朝向其峰值上升但尚未达到其峰值。此外，在点79处，波形Φ3从其峰值下降。重要的是，在点62处，时钟信号Φ3和Φ3具有相等的值。因此，开关SW3和SW4以及此外SW7和SW8接通达到彼此相同的程度，这是由于这些开关的源极端子连接在一起。在点62处，时钟信号Φ1和Φ2也彼此相等并且足够低以确保开关SW1和SW2以及此外SW5和SW6关断。因而，在该时间点，如点72所示，电流ITAIL的一半流过开关SW4和D4(在DATA 4＝1的情况下)并且电流ITAIL的一半流过开关SW7和D7(在DATA 3＝0的情况下)，以使得IOUTB＝IOUTA＝(ITAIL)/2。
除了在点64开关SW4和SW1以及此外SW8和SW5接通外，点64等同于点62。因此，在对应的点74，IOUTA＝IOUTB＝(ITAIL)/2。
因此，将理解的是，每个电流波形的三个点(例如，图4中的电流波形IOUTA的点70、72和74)在时间上相对于时钟波形而被固定或限定，并且在幅值上相对于电流ITAIL而被固定或限定。即，将电流IOUTA作为示例，在点70处，电流等于ITAIL，而在点72和74处，电流等于ITAIL的一半。点70、72和74的位置相对于时钟信号Φ1至Φ4是固定的。这同样适用于随后的电流信号脉冲或电荷包(charge packet)，其可针对取决于数据的IOUTA或IOUTB。对点60、62和64的关注表明，时钟信号的上部是重要的，并且下部不那么重要(以使得例如下部的确切形状不是绝对关键的)。
因而，波形的一系列电流脉冲(取决于数据而针对IOUTA或IOUTB)都具有相同形状，并且该形状由时钟信号的升余弦形状限定。
顺便提及，将理解的是，为了确定图的下半部中的任意特定电流脉冲是IOUTA还是IOUTB的，所涉及的数据值在时间上应该是稳定的，以创建所涉及的脉冲。例如，在对应于时钟信号CLKΦ4的、图4的粗体电流信号的情况下，相关的数据信号DATA 4应该至少在跨越五条垂直虚线的时间段内是稳定的。例如，数据信号DATA 4可以被布置为在或大致在时钟信号CLKΦ4的波谷(负峰值)处改变状态。类似地，数据信号DATA1至DATA 3中的每一个可以被布置为在或大致在其相应的时钟信号CLKΦ1至Φ3的波谷处改变状态。因而，在如图3中的16GHz时钟信号的现行示例中，数据信号DATA 1至DATA 4也可以是被配置为在或大致在其相应的时钟信号的波谷处改变状态的16 GHz信号。
对于本目的，要注意的点是，时钟信号CLKΦ1至Φ4的精确性直接影响图4的下部中的电流脉冲的精确性，并且因而影响整个DAC电路的精确性。
图5呈现了可构成ADC电路20的一部分的采样电路80。
图5对应于现在可参考的EP-A1-2211468的图10。在图5中，要注意的点是，采样开关SW1至SW8对应于图2的输出开关SW1至SW8，并且时钟信号CLKΦ1至Φ4也对应于图2至图4的时钟信号CLKΦ1至Φ4。此外，如在EP-A1-2211468的图12中所说明的那样，结合图3说明的时钟信号CLKΦ1至Φ4的最上部分的相对重要性也适用于图5的采样电路80。可以在EP-A1-2211468中获得对采样电路200的详细理解。
此外，针对本目的，要注意的点是，时钟信号CLKΦ1至Φ4的精确性直接影响图4的下部中的电流脉冲的精确性，这类似地适用于图5的采样电路80，并且时钟信号CLKΦ1至Φ4的精确性因而影响整个ADC电路的精确性。
返回到图1，多个缓冲器级可沿着时钟生成路径出现(尽管缓冲器级统一示出为元件40)。在图6中在该图的左手部分中示出了示例缓冲器级100。
每个缓冲器级100包括每个通道CH1至CH4的一个或多个缓冲器，其中，每个通道传送4Φ时钟信号的不同相位(Φ)。因而，CH1传送相位1的CLKΦ1，CH2传送相位2的CLKΦ2，CH3传送相位32的CLKΦ3，而CH4传送相位4的CLKΦ4。缓冲器级100包括每个通道的两个缓冲器102，其被布置成两个并行四缓冲器组104。可将这样的缓冲器和缓冲器级(以及缓冲器电路)视为提供从一个电路到另一电路的电阻抗变换的电路。
每个多相滤波器级也可包括一个或多个这样的由并行的缓冲器102的组104构成的缓冲器级100。图6的中间部分中所呈现的多相滤波器级110(其可表示多相滤波器级的一部分)包括：并行的缓冲器102的组104，以及包括每个通道的串联电阻114和耦接相邻通道的电容116的RC网络112。
在图6的右手部分中呈现了对应于缓冲器102的典型的已知缓冲器电路120。缓冲器电路120实质上是CMOS反相器，其包括如所示的耦合的NMOS和PMOS场效应晶体管(FET)。
图7示出几个缓冲器/多相滤波器级可串联设置以使各个通道CH1至CH4上的4个相位(Φ)接近理想情况。即，在每个连续的级中，相位角朝向0°、90°、180°和270°的理想情况接近。
在图2和图5中所示的DAC电路50和ADC电路80采用的非常高的操作速度下(例如，以16 GHz时钟)，很难获得理想的4相时钟信号CLKΦ1至Φ4。例如，在16 GHz下的1°误差表示仅174fs(即，近似200 fs)的延迟。从图4中想到，时钟信号的精确性对DAC和ADC电路的性能具有直接影响。
如图6中在右手侧所示的已知缓冲器电路120不够精确(当一起使用多个这样的缓冲器102时，特别是在并行组104中)。具体地，缓冲器电路的NMOS和PMOS场效应晶体管(FET)的随机VTH(阈值电压)变化导致切换延迟的变化，并因而导致缓冲器102的性能的变化。该VTH(阈值电压)变化是在下述意义上的变化：跨处理(例如，从芯片到芯片)以及在同一处理内(例如，在同一芯片内)，一个这样的晶体管可具有与下一个这样的晶体管不同的阈值电压。
期望跨越四条通道上的并行缓冲器组104延迟匹配好于100 fs，以便当使用16GHz时钟时实现足够精确的操作。这是重要的设计因素。例如，查看图6中的示例已知缓冲器电路120，晶体管需要是非常小的(低功率的)高速度晶体管以传送这样的16 GHz时钟信号，并且在这样的尺寸下，阈值电压VTH的变化(跨处理以及也在同一处理内)是显著的并且引起缓冲器之间的延迟的过多变化。
稍后在本文中明显的是，也期望提供改进的电感器，这些电感器尽管可用在其他电路中，但是适合用在期望高匹配度的这样的缓冲器电路中。已发现，再次如稍后在本文中所描述的那样，现有的电感器不利地影响匹配性能。
发明内容
期望解决部分或全部上述问题。
根据本发明的第一方面，提供了一种缓冲器电路，包括：开关布置，包括被配置为根据输入信号进行切换、并且可操作用于基于这样的切换来输出输出信号的至少一个信号路径开关，每个所述信号路径开关的切换影响输出信号；以及电流控制布置，其中：缓冲器电路的切换性能取决于流过开关布置的每个所述信号路径开关的偏置电流(biascurrent)；以及，电流控制布置连接到开关布置，并且被配置为(控制或)限定流过(至少一个或)每个所述信号路径开关的偏置电流以控制缓冲器电路的切换性能。
输入信号可以是诸如数字信号的开关逻辑信号或诸如正弦信号的模拟信号。
就利用输入信号(例如，直接地)控制这样的信号路径开关的切换的意义而言，以及就这些信号路径开关的切换直接影响输出信号的幅值的意义而言，这些信号路径开关可在输入信号与输出信号之间的路径中。例如，缓冲器电路可具有产生输出信号的输出，并且每个信号路径开关可直接或间接连接到该输出。
电路的切换性能可由该信号路径开关或每个信号路径开关的切换延迟限定。本发明有利地使得缓冲器电路的切换性能能够与给定性能匹配(例如，使缓冲器电路的切换性能与给定性能类似或相同，或者使缓冲器电路的切换性能落入给定性能的接近范围内)，其中该给定性能可以是另一组缓冲器电路的切换性能。例如，本发明可实现多组这样的缓冲器电路之间的改进匹配。本发明可使得尽管有这样的开关(例如，场效应晶体管)的阈值电压变化的现象也能够实现这样的匹配。
电流控制布置可被配置为单独地限定流过(至少一个或)每个所述信号路径开关的偏置电流。电流控制布置可被配置为与(至少一个或)每个所述信号路径开关的阈值电压和参考阈值电压之间的差基本上无关地限定流过该开关的偏置电流。
开关布置可包括至少两个信号路径开关。电流控制布置可被配置为与这些信号路径开关中的(至少一个或)每一个的阈值电压和对应的参考阈值电压之间的差基本上无关地以及/或者与这些开关的阈值电压之间的差基本上无关地限定流过该开关的偏置电流。
电流控制布置可被配置成使得预期每个所述偏置电流所处的范围比在不提供所述电流控制布置的情况下的范围窄。即，和所述信号路径开关(与给定的信号路径开关匹配)相比，电流控制布置可在本质上更容易(与给定的电流控制布置)匹配。
例如，电流控制布置可被配置成使得预期每个所述偏置电流所处的范围是在未提供所述电流控制的情况下的范围的N倍窄，其中1<N≤20，并且可选地其中2≤N≤5。
电流控制布置可包括至少一个电流控制开关，这样的开关被配置为限定流过(至少一个或)每个所述信号路径开关的偏置电流。
就这样的电流控制开关不是基于输入信号进行切换的意义而言，这些电流控制开关可以是非切换开关。因此，可认为这些电流控制开关在信号路径之外，并且替代地，控制信号路径开关的操作。这样的电流控制开关可用作电流源或吸收器的部分或全部。
与该信号路径开关或每个信号路径开关的尺寸相比，该电流控制开关或每个电流控制开关的尺寸可较大，以使得预期每个偏置电流所处的范围比在未提供电流控制布置的情况下的范围窄。较大的开关可以相比于较小的开关更容易匹配(用阈值电压来衡量)。
例如，该电流控制开关或每个电流控制开关的尺寸可以是该信号路径开关或每个信号路径开关的尺寸的X倍大，其中2≤X≤1000，并且优选地其中10≤X≤500，更优选地其中80≤X≤150。
该开关或每个开关可以是场效应晶体管。这样的开关的尺寸可由其栅极面积限定，或者由其沟道的长度和宽度之一或两者来限定。
开关布置可包括至少两个信号路径开关，并且这两个信号路径开关可以是被配置为CMOS反相器的PMOS场效应晶体管和NMOS场效应晶体管，该CMOS反相器具有接收所述输入信号的输入以及输出输出信号的输出。
在一种这样的情况下，电流控制布置可包括作为电流控制开关的PMOS场效应晶体管，并且该PMOS场效应晶体管可与反相器的PMOS场效应晶体管串联连接以限定流过反相器的PMOS场效应晶体管的偏置电流。
在另一种情况下，电流控制布置可包括作为电流控制开关的NMOS场效应晶体管，并且电流控制布置的该NMOS场效应晶体管可与反相器的NMOS场效应晶体管串联连接以限定流过反相器的NMOS场效应晶体管的偏置电流。
在任一种这样的情况下，反相器的输入和输出可经由电阻器耦合到一起，该输入可被连接以经由解耦电容器接收输入信号，并且在电流控制布置的场效应晶体管与反相器之间的节点可经由电容器耦合到参考电压。这可以使得电流控制布置的场效应晶体管限定流过反相器的PMOS场效应晶体管和NMOS场效应晶体管的偏置电流。
在具有如上所述的CMOS反相器和PMOS电流控制开关的另一示例中，电流控制布置可包括作为电流控制开关的NMOS场效应晶体管，电流控制布置的NMOS场效应晶体管可与反相器的NMOS场效应晶体管串联连接以限定流过反相器的NMOS场效应晶体管的偏置电流，并且电流控制布置的NMOS场效应晶体管和PMOS场效应晶体管中的每一个均可耦合在其本身与反相器晶体管之间的节点处以经由电容器耦合到参考电压。这可以使得电流控制布置的场效应晶体管能够限定流过反相器的PMOS场效应晶体管和NMOS场效应晶体管的偏置电流。
这样的缓冲器电路可包括耦合到反相器的输入和/或输出、并被配置成控制缓冲器电路的频率响应的电抗。该电抗可包括电感器和/或电容器，可选地，其中，电感器和电容器中的任一个或两者是可调谐的，这可选地通过接通或切断电感器/电容器而实现。这样的电感器可以是如在以下描述的第七或第八方面中的电感器布置。
开关布置可包括作为晶体管的至少两个信号路径开关，并且电流控制布置可包括针对每个信号路径开关的至少一个电流控制开关，每个电流控制开关被连接以限定流过其信号路径开关的偏置电流。例如，每条信号路径可设置有其自身的电流源或吸收器。在这样的情况下，至少两个信号路径开关可以是相同沟道类型的场效应晶体管。
根据本发明的第二方面，提供了一种缓冲器电路，包括：CMOS反相器，包括PMOS场效应晶体管和NMOS场效应晶体管，并且可操作用于接收输入信号以及基于这些PMOS场效应晶体管和NMOS场效应晶体管响应于该输入信号的切换来输出输出信号；以及PMOS场效应晶体管，被配置为用作电流控制开关并与反相器的PMOS场效应晶体管串联连接，以限定流过反相器的PMOS场效应晶体管的偏置电流；以及NMOS场效应晶体管，被配置为用作电流控制开关并与反相器的NMOS场效应晶体管串联连接，以限定流过反相器的NMOS场效应晶体管的偏置电流。
与反相器的场效应晶体管的尺寸相比，被配置为用作电流控制开关的场效应晶体管的尺寸可以较大。
在上述第一方面和第二方面中的任一方面，该偏置电流或每个偏置电流可以是平均电流或有效DC电流。
在上述第一方面和第二方面中的任一方面，输入信号可以是高速信号，并且该电流控制开关或每个电流控制开关可由低速信号控制。
在上述第一方面和第二方面中的任一方面，输入信号可使得该信号路径开关或每个信号路径开关进行切换以限定所述输出信号的信号转变，并且该电流控制开关或每个电流控制开关可由对该开关的性能或增益进行调谐或偏置而不是使其进行切换的信号来控制。
在上述第一方面和第二方面中的任一方面，该电流控制开关或每个电流控制开关可被配置为非切换开关，以用作电流源或吸收器的部分或全部。
上述第一方面和第二方面中的任一方面的缓冲器电路可包括如以下描述的第七或第八方面中的电感器布置。
根据本发明的第三方面，提供了一种信号分配电路，包括多组根据上述第一方面和第二方面中的任一方面的缓冲器电路。
根据本发明的第四方面，提供了一种信号分配电路，包括：根据上述第一方面和第二方面中的任一方面的第一缓冲器电路；以及根据上述第一方面和第二方面中的任一方面的第二缓冲器电路，其中：以与第一缓冲器电路的开关布置相同的方式来配置第二缓冲器电路的开关布置，并且以与第一缓冲器电路的电流控制布置相同的方式来配置第二缓冲器电路的电流控制布置，以易于使得第二缓冲器电路的切换性能与第一缓冲器电路的切换性能相同。
第二缓冲器电路可被连接以接收第一缓冲器电路的输出信号作为其输入信号。作为另一选择，第一缓冲器电路和第二缓冲器电路各自的输入信号可以是多相时间交织时钟信号的不同时钟信号相位。
根据本发明的第五方面，提供了一种模数转换器电路或数模转换器电路，包括根据上述第一方面和第二方面中的任一方面的缓冲器电路、或者上述第三方面和第四方面中的任一方面的信号分配电路。
根据本发明的第六方面，提供了一种包括根据上述第一至第五方面中的任一方面的电路的集成电路或IC芯片。
根据本发明的第七方面，提供了一种集成电路，其包括电感器布置，该布置包括：相邻地位于一组中并被布置为限定两行和两列的四个电感器，其中：集成电路被配置为使得这些电感器中的在该布置中彼此斜对的两个电感器产生具有第一相位的电磁场，并且使得这些电感器中的其他两个电感器产生具有第二相位的电磁场，第一相位和第二相位基本上反相。
这样的电感器可以是分离的电感器，即，即使它们连接在一起也是彼此分开的。这些行和列可规则地或不规则地布置。例如，行可垂直于列。电感器之间的间距可以是规则的(例如，限定规则的栅格或阵列)或不规则的。电感器可具有彼此相同的尺寸或不同的尺寸。电感器可形成在集成电路的彼此相同的层上或者形成在不同层上。电感器的线匝的方向可以彼此相同或者不同。构成电感器的轨道(tracking)的宽度和长度可对于所有电感器而言相同，或者可存在差别。
第一相位和第二相位可以是稳定的或者可偏移，同时保持(至少主要地或在特定时段内)反相。
这样的集成电路可以是有利的，因为电感器布置对诸如其他电感器的周围电路具有很小影响或没有影响或具有可忽略的影响(在电磁干扰的意义上)。
集成电路可具有一个或多个层(例如，金属层)，其中，每个电感器在仅一个这样的层中形成或者跨越多个这样的层而形成。电感器可以各自具有一个或多个线匝，并且可以是螺旋电感器。电感器可具有尺寸和数量彼此相同的线匝。
电感器的线匝的方向可被配置成使得其产生其各自的电磁场。电感器可连接到集成电路的其他电路和/或彼此连接，使得这些电感器产生其各自的电磁场。
电感器可紧邻定位，例如以使得没有其他电路部件位于这些电感器之间。
电感器的有效中心之间的间距可以是至少一个电感器的有效直径的Z倍，其中1≤Z≤50，并且优选地其中1≤Z≤10，更优选地，其中2≤Z≤5。有效中心可以是当在平面图中查看时由电感器的外周限定的圆圈的中心。
该布置可包括包含所述四个电感器的十六个电感器。在这样的布置中，电感器可被布置为限定四行和四列，并且被配置成使得这些电感器中的每一个均产生具有第一相位或第二相位的电磁场。此外，对于十六个电感器中的跨越两行和两列的任意四个相邻电感器组，斜对的电感器可产生相位彼此相同的电磁场。
该组布置可包括大于四个的任意数量的电感器。
电磁场可以是例如具有主要中心频率(或特征频率)的起伏场或交变场。电磁场可具有相同的中心频率或特征频率。
该布置的电感器可连接在一起以构成或用作单个电感器或两个分离的电感器。即，该布置的电感器可导电连接在一起，或者这些电感器构成的对可导电连接在一起，这些对本身没有彼此导电连接。该布置的电感器可连接到不同电路，而不是到导电连接在一起。
这样的集成电路可包括第一个和第二个这样的电感器布置，其中：第一电感器布置的第一相位和第二相位分别与第二电感器布置的第一相位和第二相位基本上正交。这样的集成电路可适于处理作为四相时钟信号的四个相位的四个时钟信号。例如，这样的集成电路可包括缓冲器电路，该缓冲器电路适于接收并缓冲作为四相时钟信号的四个相位的四个时钟信号，其中：第一电感器布置和第二电感器布置连接到缓冲器电路，以使得根据这些时钟信号中的相应时钟信号而生成第一电感器布置和第二电感器布置的电磁场。
该电感器布置或每个电感器布置可限定相关联的零线，沿着所述零线，该电感器布置的有效电磁场具有零场强度或可忽略的场强度。即，沿着这样的线，电感器产生的电磁场的组合可具有零场强度或可忽略的场强度。在具有第一电感器布置和第二电感器布置的上述情况下，每一个电感器布置可基本上沿着另一电感器布置的零线中的一条定位。
这样的第一电感器布置和第二电感器布置以及缓冲器电路可构成第一时钟分配单元。
在这样的情况下，集成电路可包括第二个这样的时钟分配单元，并且第一时钟分配单元和第二时钟分配单元可连接以使得第二时钟分配单元的缓冲器电路接收的时钟信号是已被第一时钟分配单元的缓冲器电路缓冲的时钟信号。
每个电感器布置可限定相关联的零线，沿着所述零线，该电感器布置的有效电磁场具有零场强度或可忽略的场强度，第一时钟分配单元的第一电感器布置和第二电感器布置可各自基本上沿着彼此的零线中的一条定位，第一时钟分配单元的第一电感器布置和第二时钟分配单元的第一电感器布置可各自基本上沿着彼此的零线中的一条定位，并且第一时钟分配单元的第二电感器布置和第二时钟分配单元的第二电感器布置可各自基本上沿着彼此的零线中的一条定位。
根据本发明的第八方面，提供了一种集成电路，包括电感器布置，该布置包括：按行和列相邻地定位的多个电感器(可选地，螺旋电感器)，其中：电感器被连接以产生具有第一或第二相位的电磁场，第一相位和第二相位基本上反相；以及所述一行或多行或者一列或多列中的相邻电感器产生具有不同的所述相位的电磁场。上述多个可以为一组四个。行和列的数量可以是相等的。
根据本发明的上述第七或第八方面的集成电路可包括模数转换器电路和/或数模转换器电路。
根据本发明的上述第七或第八方面的集成电路可包括根据上述第一和第二方面中的任一方面的缓冲器电路或者根据上述第三和第四方面中的任一方面的信号分配电路。
根据本发明的第九方面，提供了一种IC芯片，其包括根据本发明的上述第七或第八方面的集成电路。
本发明延伸到在范围上与本发明的上述方面相对应的方法方面。
附图说明
现在，作为示例，将参考附图，在附图中：
如上所述，图1呈现了时钟信号被生成并被提供到DAC或ADC电路的系统的示意图；
如上所述，图2是可构成图1的DAC电路的一部分的差分开关电路的示意图；
如上所述，图3是表示示例16 GHz、4相时钟信号的曲线图；
如上所述，图4在其上部曲线图中呈现了时钟信号CLKΦ1至Φ4并在其下部曲线图中呈现了在输出节点A和B接收到的电流的部分波形，以用于更好地理解图2的差分开关电路的操作；
如上所述，图5是可构成图1的ADC电路的一部分的采样电路的示意图；
如上所述，图6是呈现示例缓冲器、缓冲器级和多相滤波器级的示意图；
如上所述，图7是示出若干个缓冲器/多相滤波器级可串联设置在时钟生成和分配路径中的示意图；
图8A是呈现图6的缓冲器电路并且用于理解其操作的示意图；
图8B是呈现实现本发明的缓冲器电路并且用于理解其操作的示意图，
图9(a)和图9(b)是呈现彼此相比较以及与图8B的电路相比较的各组缓冲器电路的示意图；
图10是呈现等同于图8B的缓冲器电路以及用于理解其操作的曲线图的示意图；
图11是呈现实现本发明的缓冲器电路以及用于理解其操作的曲线图的示意图；
图12是示出本文中所公开的缓冲器级的缓冲器可通过差分缓冲器实现的示意图，并且被提供来进一步考虑这些缓冲器的电感器的影响。
图13(a)和图13(b)是呈现各个不同的电感器配置的示意图；
图14(a)和图14(b)是分别示出图13(a)和图13(b)的电感器配置的零线的示意图；
图15(a)、15(b)、15(c)、15(d)是呈现图13(b)的电感器配置的四种可能实现的示意图；
图16(a)、16(b)、16(c)、16(d)是呈现图13(b)的电感器配置的电感器的四种可能实现的示意图；
图17是示出可以如何沿着时钟生成路径一个接一个地设置差分缓冲器级的示意图，其中每个差分缓冲器例如具有如图13(b)中的两个电感器配置；以及
图18是示出可以如何沿着时钟生成路径一个接一个地设置差分缓冲器级的示意图，其中每个差分缓冲器例如具有如图13(b)中的一个电感器配置。
具体实施方式
本发明已考虑到如何改进缓冲器电路的控制以及减轻与不匹配相关的问题。特别地，已认识到，在被实现为图6的缓冲器电路120的缓冲器102中，两个晶体管的阈值电压VTH支配流过这两个晶体管的偏置/平均电流I，而偏置/平均电流I支配切换延迟。
通过电流控制实现的改进的匹配：
图8A在其上部再次呈现了缓冲器电路120。示出了相同的NMOS和PMOS场效应晶体管(FET)，并且这些场效应晶体管被表示为易受VTH变化的影响。即，一个这样的缓冲器中的阈值电压可以与另一个这样的缓冲器中的阈值电压不同。还示出了电流I(这里，示意性地表示平均或偏置电流)，其在操作期间流过两个晶体管。
在图8A的下部中，示出了并行缓冲器组104，其中，每个缓冲器被实现为缓冲器电路120。在上述VTH变化的情况下，跨越4个通道CH1至CH4，阈值电压可以是不同的，并且因此在恒定的VDD的情况下，电流I将会是不同的，从而给出不同延迟。这也在图8A的下部中示出，在并行缓冲器组104旁边。
例如，以对应于通道编号的下标1-4的形式，通道CH1至CH4各自的阈值电压VTH1至VTH4被示为彼此不同。当然，每个缓冲器有两个晶体管，每个晶体管具有其自身的阈值电压，但是为了简明，仅示出了缓冲器之间存在阈值电压的一定差别。参照图8A的上部中的电路120，将类似地理解条目VDD、I和Delay(延迟)(根据是否示出了下标)。实质上，在由阈值电压VTH1至VTH4表示的阈值变化的情况下，与四个缓冲器相关联的延迟基本上不同(由Delay1至Delay4表示)。
虽然使VTH跨越通道充分匹配(在实际的制造约束的情况下，在处理内以及跨处理)可能是困难的/不可能的，但是可以使电流I匹配达到很高程度(与VTH匹配相比)并且由此尝试使延迟紧密匹配。
图8B呈现在记住该状况的情况下设计的缓冲器电路130。除了输入和输出与电阻或电阻器132以电阻器方式耦合、以及输入通过电容器或电容器134(其可被称为AC耦合电容器CAC)从在前级DC解耦(或AC耦合到在前级)外，基本的CMOS反相器结构与图8A的电路120中的CMOS反相器结构相同。
附加地，并且重要地，PMOS晶体管136设置在VDD与反相器的PMOS晶体管之间，并且由偏置电压Vbias控制以用作电流源。利用所示出的解耦电容器138，针对CMOS反相器晶体管创建本地VDD，也如所示出的那样。在电阻器132和电容器134如所示的那样连接的情况下，用作电流源的PMOS晶体管136控制或限定流过CMOS反相器的两个晶体管的平均或偏置电流。
电流源PMOS晶体管136可以相对大(与反相器晶体管相比)，并且因而更容易跨越通道匹配(用VTH衡量)。即，与反相器部分本身的PMOS晶体管和NMOS晶体管相比，电流源PMOS晶体管136的阈值电压VTH可跨越不同缓冲器130而匹配达到高得多的程度。因此，甚至在跨越通道的共同Vbias(与每个通道的单独Vbias相对地)的情况下，也可以使跨越通道的来自电流源的偏置电流Ibias匹配达到很高或充分程度。当然，可以提供每个通道的单独Vbias。
在图8B的下部分中(以与图8A中相似的方式)，示出了并行缓冲器组104，其中每个缓冲器被实现为缓冲器电路130。甚至在使得如图8A中一样所示的阈值电压VTH不同的、跨越4个通道CH1至CH4的反相器晶体管中的上述VTH变化的情况下，Ibias也可以是跨越通道相同的(具有跨越通道的本地VDD不同的效果)，并且因此延迟也可以是相同。这也在图8A的下部中示出，在并行缓冲器组104旁边。
例如，如图8A中那样，以下标1至4对应于通道编号的方式，通道CH1至CH4各自的阈值电压VTH1至VTH4被示为彼此不同。参照图8B的上部中的电路130，将类似地理解本地VDD、Ibias和Delay的条目。实质上，甚至在由阈值电压VTH1至VTH4表示的阈值电压变化的情况下，与四个缓冲器相关联的电流(Ibias)和延迟(Delay)也基本上匹配或者大致相同(通过对于所有通道条目Ibias和Delay是相同的来表示)。
已发现本技术极大地改进了跨越通道的缓冲器之间的匹配。实际上，缓冲器电路130的性能在很大程度上独立于相对小的(即，微小的)反相器晶体管的阈值电压变化。
例如，图8B中所设置的PMOS电流源(电流控制装置、电流控制开关)单独地限定CMOS反相器的两个晶体管(信号路径开关)的平均或偏置电流。CMOS反相器的两个晶体管的平均或偏置电流基本上独立于下列项来限定：(a)这些晶体管的阈值电压；(b)这些阈值电压之间的差；和/或(c)这些阈值电压与对应的参考阈值电压(例如，预期的理想/目标阈值电压)之间的差。
图9(a)和图9(b)呈现了各组缓冲器电路以示出电路130中的反相器布置不是必需的。即，可将反相器布置当作开关布置的一个示例，该开关布置包括被配置为根据输入信号进行切换的至少一个信号路径开关，其中，缓冲器电路的切换性能取决于流过开关布置的该信号路径开关或每个信号路径开关的偏置电流。类似地，可将电流源136当作电流控制布置的一个示例，该电流控制布置连接到开关布置，并且被配置为控制流过该信号路径开关或每个信号路径开关的偏置电流以控制缓冲器电路的切换性能。
作为比较示例提供的图9(a)的缓冲器电路包括晶体管M1和M2(这里被实现为NMOS晶体管)，晶体管M1和M2中的每个均经由电阻连接到电源电压VDD并且经由共同电流源一起接地GND。如所示的，将M1和M2连接为接收互补的输入信号IN和以及输出互补的输出信号OUT和这样的电路可被称为CML(共模逻辑)缓冲器。
切换延迟受晶体管M1和M2的阈值电压VTH影响。M1与M2之间的任意阈值电压差意味着延迟对于输入信号IN的上升沿和下降沿而言不同。例如，如果存在这样的阈值电压不匹配，则来自电流源的电流I没有在两个晶体管M1与M2之间平均地等分。
对于高速切换，例如为了传送高速时钟信号，会期望减小晶体管M1和M2的尺寸。然而，如上述，这会增加两个晶体管之间的阈值电压不匹配的可能性和该阈值电压不匹配的量。
除了每个晶体管均设置有其自身的电流源以使得晶体管M1具有电流源I1而晶体管M2具有电流源I2外，图9(b)的缓冲器电路类似于图9(a)中的缓冲器电路。另外，如所示的那样，晶体管现在经由电容彼此解耦，其中另外的电容将晶体管与电流源之间的节点耦合至地GND。这些电流源的值例如可以被设置为I1＝I2＝I/2。
在图9(b)中，与图9(a)相比，两个晶体管M1和M2设置有其自身的电流源，使得可通过使电流源I1和I2匹配来设置流过这两个晶体管的(偏置)电流。电流源可被实现为相对于M1和M2(其针对高速操作而言可能是小的，并因而具有大的阈值电压不匹配)的尺寸而言具有大的栅极的晶体管。因此，电流源可相对好地匹配，致使图9(b)的延迟匹配的缓冲器电路符合本发明的一般原理。实质上，甚至在M1与M2之间的阈值电压变化的情况下，偏置电流和延迟也基本上匹配或者大致相同。利用该原理，在若干组图9(b)的电路之间可以实现良好匹配，而这关于图9(a)的电路可能无法实现。
图10呈现了等同于图8B中所描绘的电路130的缓冲器电路140，但是是以“倒置”的形式，其中对应于电流源136的电流源142设置在CMOS反相器晶体管之下。此外，解耦电容器138被示出为链接在上部参考电压(从驱动器或放大器144提供)与CMOS反相器晶体管和电流源142之间的节点之间。
图10中的两个曲线图示出缓冲器电路140的性能(AC增益)如何与AC耦合电容器CAC134相关(在记住其具有相关联的寄生电容(例如，包括与轨道和CMOS晶体管栅极相关联的寄生电容)的情况下)。
在上部曲线图中，针对CAC的不同尺寸(为了简明而相对于彼此称为“大”、“最佳”和“小”)，示出了相对于频率的缓冲器AC增益。如可以看出，与在示例时钟频率16 GHz附近相比，已发现频率响应在5 GHz附近具有峰值，从而给予了次优的噪声性能(或者“噪声峰化”)。
下部曲线图给出了在示例时钟频率16 GHz处变化CAC的效果的更全面图片，并且因此表示上部曲线图在16 GHz点处的快照。如所示，电路遭受AC耦合增益损失，其随着CAC变化。即，增益独立于CAC的值的理想情况(“期望”)不同于增益在“最佳”CAC处具有峰值的“实际”情况。该损失被示为由“期望”(理想)情况与“实际”情况之间的阴影区域表示。
由于在实践中可能需要调高功率以补偿AC耦合增益损失，因此连锁效果(knock-on effect)可能是高功率密度并且潜在地是电路实现中的“热点”。
图11呈现了旨在解决以上结合图10认识到的问题的修改后的缓冲器电路150。与缓冲器电路140相比，在缓冲器电路150中，去除了AC耦合电容器134和输入-输出耦合电阻器132，并且分别为NMOS晶体管和PMOS晶体管两者提供了电流源152和154，其中解耦电容器156和158如所示。
因此，可分别考虑到VTHN(反相器NMOS晶体管的阈值电压)和VTHP(反相器PMOS晶体管的阈值电压)的变化来应用对电流源152和154的分离的nbias控制和pbias控制，从而创建如所示的本地VDD和本地VSS。电流源152和154可通过符合图8B的电流源136的场效应晶体管(为了匹配，其相对于反相器晶体管而言较大)来实现，并因而可将nbias控制和pbias控制理解为这些场效应晶体管的栅极电压，一个(nbias)与用于反相器NMOS晶体管的电流源相关联，而另一个(pbias)与用于反相器PMOS晶体管的电流源相关联。
在图11中，一个接一个地示出了两组缓冲器电路150，其中为了简明而仅完全标记了左手边的缓冲器。因而，按照图6的缓冲器级100，第一缓冲器150的输出变为下一缓冲器150的输入。
电感器L 162和可变电容器CTUNE 164设置在缓冲器150之间，并且在将图11所示的寄生电容CIN和COUT纳入考虑的情况下，LCTUNE可通过CTUNE来调谐，使得缓冲器增益在示例时钟频率16 GHz处具有峰值。这些电容CIN和COUT是寄生的，即，与缓冲器150的离散电路元件相关联，并且它们本身不是离散部件。
在图11的下部中，针对图10的缓冲器电路140和图11的缓冲器电路150来示出关于频率的缓冲器AC增益，以示出可通过CTUME在电路150中调谐LCTUNE，使得缓冲器增益在示例时钟频率16 GHz处具有峰值。
在电路150中，由于在缓冲器之间不再有AC耦合，因此没有AC损耗。CTUNE不影响AC损耗，其仅调谐中心频率。
顺便提及，在电感器162和电容器164的图11中，仅它们中的一个被示为可调谐的。当然，它们中的任一个或两个可以是可调谐的。例如，可以接通或切断电感器和/或电容器以调整LCTUNE的值。电容器CTUNE 164可被实现为例如变容二极管或开关电容器、或者两者的组合。电感器L 162可被实现为开关电感器。
如前所述，构成电流源152和154的晶体管可较大(相对于CMOS反相器晶体管而言)并且因而匹配很好。Nbias控制和pbias控制可相应地跨越4个通道CH1至CH4是共同的，从而使电流跨越这些通道匹配并因而使得延迟跨越这些通道匹配。在另一实施例中，可单独地提供nbias控制和pbias控制。
由于电流源152和154针对缓冲器反相器创建本地VDD和VSS，因此其有效地控制时钟信号的幅度。因而，幅度水平控制(ALC)可通过感测时钟信号的振幅并相应地控制nbias和pbias来实现。这可以按照每个通道来进行或针对所有4个通道来并行进行。关于是按照每个通道执行这样的ALC还是针对所有通道共同执行这样的ALC的选择取决于与设置偏置电流的电路的精确性/匹配相比的、测量时钟信号(Vpp)的振幅的电路的精确性/匹配。如果测量电路是两者中更精确的，则具有单独的增益/偏置调整(即，按照每个通道)会是更好的。然而，如果测量电路不匹配比设置偏置电流的电路的不匹配更大，则一起控制所有偏置电流(即，跨越通道共同地控制)会是更好的。
以上描述了由于电路速度由Ibias限定因此可通过使电流匹配而使延迟在缓冲器之间匹配。因而，虽然CMOS反相器中的高速小栅极可具有相当大的VTH不匹配(对于这样的高速晶体管，σVTH例如可为大约50mV)，但是实现了跨越缓冲器的良好匹配。电流源晶体管具有较大面积并因而与高速晶体管相比匹配更好—从而使得能够采用跨越通道的共同Vbias。
因此，本发明解决了提供跨越缓冲器的<100fs匹配(在16 GHz下1°＝174 fs)的期望。由于每个通道可具有与四个并行通道串联的例如10个缓冲器级，因此在整个时钟生成路径中(例如，在图1的元件40内)可存在40+个缓冲器。因此，本发明具有相当多的优点。
顺便提及，MOS晶体管电流匹配不仅仅取决于栅极面积而且还取决于漏极饱和电压VDSAT(其大致等于VGS-VTH或与VGS-VTH相关，其中VGS是栅极-源极电压而VTH是阈值电压)。漏极饱和电压VDSAT是下述电压：超过该电压，则漏极电流饱和，并且对于每个栅极电压，存在不同的漏极饱和电压VDSAT。作为背景，IV曲线中VDS(漏极-源极电压)<<VDSAT的部分是线性区域，并且VDS>VDSAT的部分是饱和区域。可认为VDS和VDSAT等同于晶体管器件两端的电压降。两个这样的晶体管之间的电流不匹配与VDS除以VDSAT之间的差成比例。
VTH不匹配与栅极面积成反比，因此大栅极面积允许良好的VTH匹配，而高VDSAT允许良好的电流匹配。然而，高VDSAT(其给予良好的电流匹配)也意味着晶体管增益低并且开关速度慢，并且高栅极面积意味着高电容，这也意味着慢切换。
考虑以下等式可以是有益的：
●VTH不匹配＝K/开根号(面积)：K＝“Pelgrom系数”，例如，K＝-5mV→对于1μm2误差为5mV，对于100μm2为0.5mV
●VDSAT与开根号(L/W)成比例—因此，以10为因子增大L(同时保持W恒定)→以约3.2(开根号10)为因子增大VDSAT
在记住上述内容的情况下，考虑以下示例：
为了快速切换，开关晶体管(例如，以上考虑的CMOS反相器的那些开关晶体管)必须小(例如，W＝3μm,L＝0.03μm,栅极面积＝0.1μm2)并且具有低VDAST(例如，对于W/L＝100，L/W＝0.01，为100mV)。在K＝5mV以及面积为0.1μm2的情况下，VTH误差会是16mV；在VDAST为100mV的情况下，这会引起16％电流误差。
相反，电流源晶体管可以比开关晶体管大很多，并且具有更高的VDSAT，这是因为电流源晶体管不在高速信号路径中(即，电流源晶体管不是通过诸如时钟或数据信号的高速输入信号来切换的)。例如参见图8B和图10的电路。因而，在该示例中，电流源晶体管可以相对大(例如，W＝10μm,L＝1μm,栅极面积＝10μm2)，并且具有相对高的VDSAT(例如，对于W/L＝10，L/W＝0.1，为320mV)。在K＝5mV以及面积为10μm2的情况下，VTH误差会是约1.6mV(是开关晶体管的10倍低)；在VDAST为320mV的情况下，这会引起约0.5％电流误差(是开关晶体管的32倍低)。
因而，在本示例中，较大的电流源晶体管之间的匹配远比较小的开关晶体管之间的匹配好。在该示例中，电流源晶体管的栅极面积ACS是开关晶体管的栅极面积ASW的100倍大。实际上，ACS可为ASW的10至1000倍大。另外，在该示例中，电流源晶体管的沟道长度LCS是开关晶体管的沟道长度LSW的约33倍大。实际上，LCS可以是LSW的10至100倍大。另外，在该示例中，电流源晶体管的沟道宽度WCS是开关晶体管的沟道宽度WSW的约3.3倍大。实际上，WCS可为WSW的1至10倍大。晶体管面积(即，W*L)影响VTH匹配(面积越大，则越好)，并且L/W影响VDSAT(越高，则越好)，因此尽可能地增大L(同时将VDSAT保持在适当的限制内)通常有效得多，这是因为这在两个方面都提供了优点。例如，仅仅增大W一般对电流匹配影响小或没有影响，这是因为VTH匹配和VDSAT两者一起降低。
通过电感器设计实现的改进的匹配：
现在将考虑适用于本文中所述的电路中的电感器的实现(例如，芯片上的布局)。
本文中所述的DAC和ADC电路(特别是与DAC和ADC电路一起使用的时钟生成路径和缓冲器(缓冲器电路))的特征是对于在小空间内(即，在芯片上)实现大量电感器的要求。为了更好地理解这一点，可返回例如参考图11以及图1、图6和图7，其中图11示出示例缓冲器150。
例如，关于图6和图7，清楚的是，许多缓冲器级可沿着时钟生成和分配路径出现。此外，每个缓冲器级100包括每个通道的一个或多个缓冲器。每个多相滤波器级110也可包括一个或多个缓冲器组104或这样的缓冲器级100。图7示出了若干个缓冲器/多相滤波器级可串联设置以使各个通道上的四个相位接近理想情况。
关于图11，应注意，在一个缓冲器150的输出处和/或在下一缓冲器150的输入处存在电感器162。这样的电感器可接地(GND)或诸如VDD的参考电压。如果缓冲器150被实现为差分缓冲器，则这样的电感器也可连接在相对的通道(CH1与CH3，或CH2与CH4)之间。
因而，参看图6和图7并且考虑图11，大量电感器(例如，32或48)可能需要设置在时钟分配路径中。另外，这样的电感器可针对分离的通道CH1至CH4来设置，并且因而连接到不同相位Φ1至Φ4。电感器之间的磁耦合导致非常不期望的、时钟分配电路中的相位误差。从图6和图7的讨论想到对于通道之间比100fs匹配更好的期望。
图12是示出缓冲器级的缓冲器可通过差分缓冲器来实现的示意图，并且是为了进一步考虑电感器的重要性而提供的。如果缓冲器级是用差分缓冲器实现的，其中时钟相位Φ1(0°)和Φ3(180°)由一个这样的缓冲器处理而Φ2(90°)和Φ4(270°)由另一个缓冲器处理，则可以理解，每个差分缓冲器中的电感器之间的交互可能是能接受的(由于它们彼此异相)。然而，两个差分缓冲器之间的交互很可能有问题并且可能引起通道之间的相位误差(即，匹配误差)。
另外的考虑是图1的示例电路中的路径/通道必须连接在一起(例如，经由如图6中的多相滤波器级110的RC网络112中的电容器116)。因而，例如，在如图1中的时钟生成和分配路径中采用本文中所公开的缓冲器(并因而采用电感器)的实际实施例中，使电感器彼此间隔开以应对潜在的磁耦合和相位误差(通过以一定距离隔离的方式来实现)的选择是不可获得的。实际上，单单是所涉及的电感器的数量也需要实践中靠近彼此来实现这些电感器。
这提出了下述问题：如何进一步减小通道之间的相位误差，以及基于对电感器的重要性及电感器对这样的相位误差的潜在影响的上述研究，如何处理非常接近的跨越几个相位(即，Φ1至Φ4)的如此多的电感器。
现在将参考图13，图13示意性地呈现了两个不同的电感器配置。
在图13(a)中，提供了电感器实现202，其中电感器被实现为具有相反相位的一对电感器204和206。
适当的噪声(相位误差)减小量可以通过将电感器实现为具有相反相位的一对而不是单个电感器来获得。
电感器204和206被示为圆圈，其中两个相反相位分别由“+”(正)和“-”(负)表示，其中，正和负是指由通过电感器的电流产生的磁场的符号(DC电流)或相位(AC电流)。将理解，相位可通过电感器的线匝的方向与电流流过电感器的方向的组合来实现。还将理解的是，“正”和“负”彼此相反，即反相或彼此相位相差基本上180°。
如图13(a)所示，在该图的下部中为类似于204和206的第二对电感器。然后，箭头设置在各对之间以有助于说明两对之间的交互。
例如，如图13(a)中的箭头所示，通过(该对的)下部正电感器与上部负电感器之间的交互来极大地补偿(该对的)下部正电感器与上部正电感器之间的任意交互。查看由相关箭头指示的下部负电感器与电感器对之间的交互，可以得到类似的要点。
在图13(b)中，根据本发明设置电感器实现212，其中电感器被实现为一组四个电感器214、216、218和220，其中两个电感器具有与其他两个相反的相位，并且其中类似的相位彼此斜对。
已认识到，(比实现202的情况下)好得多的噪声(相位误差)降低可以通过使具有相反相位的电感器位于四个为一组的相邻电感器组中来获得，其中类似的相位彼此斜对。这可被称为“交叉四角(cross-quad)”组，并且这样的组由实现212表示。
此外，在图13(b)中，在该图的下部还示出了类似于204和206的另一对电感器。然后，箭头设置在该对与“交叉四角”组212之间以有助于说明其间的交互。
例如，如图13(b)中的箭头所示，下部正电感器与交叉四角组的四个电感器中的每一个交互。因此，交叉四角组212对下部正电感器的影响几乎不存在或者至少非常小，其中各个交互(箭头)的组合导致基本抵消。查看交叉四角组212对下部负电感器的影响，可以得到类似的要点。
可认为交叉四角组的四个电感器以二乘二的布置布置在2D表面(半导体芯片)上，例如具有两行和两列。可认为该布置是2D布置，即在表面上或者实际上在半导体芯片上(虽然如下一样这可包括占据芯片的不止一层的实现)。电感器的布置具有点(每个点是电感器)的网格的外观，这些点规则地布置。可认为这样的网格基于“正方形”或“矩形”单元。可认为该布置是电感器的矩阵或矩形/正方形阵列，从而限定一个或多个行和列。
虽然在图13中表示为圆圈，但是实际上可将电感器实现为线圈，这些线圈可以是平坦的并且可具有螺旋形式，在半导体芯片的金属层(即，具有金属轨道)中实现。在这样的螺旋可在芯片的不止一层之上实现的意义上，可认为这样的螺旋是“基本”平坦的。例如，当在平面图中查看半导体芯片(即，从其上表面通过这些层向下)时，螺旋可具有平坦螺旋的外观，其中不同层彼此叠加。当然，当在平面图中看芯片(例如，如在螺旋状线圈中)时，线圈的占据不同的这样的层的部分可重叠。这样的线圈可具有一个或多个线匝。
图14(a)和图14(b)再次呈现了对202和交叉四角组212，以进一步示出交叉四角组212相比对202的益处。
如图14(a)所示，该对202(当被视为电磁发射器或接收器时)具有在两个电感器之间垂直延伸的零线。然而，交叉四角组212具有两条零线，一条垂直延伸通过该组的中间而另一条水平延伸通过该组的中间。因而，交叉四角组212提供了其他电感器可以位于其中以减小其间的交互的更多可能位置(即，沿着零线)。
考虑图13(b)和图14(b)，交叉四角组的布置使得其对任意相邻电感器仅具有小的(即，可忽略的)交互，而与该相邻电感器所具有的相位无关。甚至对于电感器四相组之间的适当的(即，靠近的)间距，这也将是适用的。实际上，该组对其周围具有很小影响或不具有影响。
因而，虽然图13(b)中的下部电感器的相位与交叉四角组的相位相同，但是该组也会仅具有与具有其他相位的电感器的小交互。例如，如果交叉四角组具有相位Φ1(0°)和Φ3(180°)，则其会仅具有与具有相位Φ2(90°)或Φ4(270°)的相邻电感器的小交互或者仅具有与具有相位Φ2(90°)和Φ4(270°)的相邻交叉相位组的小交互。
通过如图14中一样使电感器或电感器组沿着零线彼此相对以例如使得其零线对齐，与在没有对齐零线的情况下定位这些电感器或电感器组时相比，实现了更好的隔离。
顺便提及，上述讨论关注于电磁(即，磁)耦合。电容耦合(E场)在具有1/D关系的情况下随着距离D而减小，并且可以通过在电路之间添加导电金属屏障来极大地进一步降低或者几乎消除。另一方面，磁耦合(H场)在具有1/[log D]关系的情况下随着距离D而更缓慢地减小(参见以下)，并且由于芯片上金属(例如，铝、铜)具有低磁导率，因此屏障不太有效。因而，对于以一般距离间隔开的电路，与电容耦合相比，磁耦合通常是大得多的问题，特别是因为其更难屏蔽并且随着距离更缓慢地下降。
图15呈现了图13(b)的交叉四角组的四种可能配置，并且被提供以表示在交叉四角组中重要的是该组的电感器具有两个相反的相位(即，反相)并且相似的相位彼此斜对。这提供了期望的效果，而不是该组的电感器之间的任意特定连接提供了期望的效果。即，在记住为了将相似的相位布置为彼此斜对而应用的信号的情况下，在电感器之间进行连接。将理解的是，每个电感器中的线圈缠绕的方向可以是顺时针的或逆时针的，并且可以以不同方式连接四个电感器，并且四个电感器可以连接到时钟生成电路的不同相位。因此，图15(a)至图15(d)仅示出了许多不同拓扑是可利用的，并且不应将其看作示出了唯一可利用的布置。
图16呈现了被实现为扁平螺旋的交叉四角组的电感器的四种可能配置。如上所述，每个电感器中的线圈缠绕的方向可以是顺时针的或逆时钟的，并且可以以不同的方式连接电感器并且将其连接到时钟生成电路的不同相位。因此，图16(a)至图16(d)仅示出了可如何使用单个输入时钟相位(例如，Φ1)来生成电感器的正相位和负相位。如果代替地要输入相反的时钟相位(例如，Φ3)，则当然，正相位和负相位在图16中会是相反的。当然，由于每个电感器中的场随着时间而随着输入的正弦时钟信号交替，因此，如上所述，正和负是彼此相反的相位。
顺便提及，虽然如图13(b)中的电感器的交叉四角组提供了相对于仅设置如图13(a)中的对的显著改进，但是也考虑到，利用交叉四角组已获得大多数可利用的益处，并且使用具有更多数量的电感器的组在实践中可能是不太优选的。
例如，可认为磁耦合为：
即，认为在实践中不值得提供比交叉四角组大的电感器组，这是因为每次电感器被划分为两个(LαN2，其中L是电感而N是线匝数量)整体电路尺寸会需要增加。
顺便提及，超过4个的、可构成具有类似效果的组的电感器的下一数量实际上是16。作为说明，数量应该是针对正和负的偶数，以给出可接受的抵消；如果每个单独电感器(或整个阵列)是矩形的，则接下来的尺寸可以是6个或8个，但为了得到隔离的实际增大(如上所述的1/log(D).D3)，16个为一组将会是下一增长。然而，4个为一组(交叉四角组)是优选实施例。当然，实现本发明的交叉四角组可构成较大电感器组(例如，16个为一组)的一部分，使得这样的较大组实现本发明。
图17示意性地示出了可以如何沿着时钟生成路径一个接一个地设置差分缓冲器级DB，其中每个差分缓冲器例如具有电感器的两个交叉四角组。仅示出了两个接连的缓冲器级，然而，可设置许多个缓冲器级。
在图17中，以与图13(b)类似的方式，每个交叉四角组由一组的四个圆圈表示，并且因此，每个差分缓冲器级DB被示出为具有在其之下的一个交叉四角组和在其之上的一个交叉四角组。在这里的缓冲器是差分缓冲器的情况下，上部缓冲器级被所示出为处理(相反的)相位Φ1和Φ3，并且下部级被所示出为处理(相反的)相位Φ2和Φ4。
图18也示意性地示出了可以如何沿着时钟生成路径一个接一个地设置差分缓冲器级DB，但其中每个差分缓冲器具有例如电感器的一个交叉四角组。例如，在需要如稍早提及的PPF中的相位之间的连接(例如，参见图6中的示例网络112)的情况下，可能难以实现如在图17中所布局的电路。在图18中，每级中的两个差分缓冲器相邻定位，其中交叉四角组被布置为朝向差分缓冲器对的外部。例如，在顶部示出具有相位Φ1和Φ3的交叉四角组，接着是Φ1/Φ3差分缓冲器，接着是Φ2/Φ4差分缓冲器，接着在底部是具有相位Φ2和Φ4的交叉四角组。然后，在中央的差分缓冲器之间可以进行PPF连接。
在图17和图18两者中，零线与图14(b)一致地以虚线型式示出，以示出交叉四角组布置成使其零线对齐。
将理解的是，如果48个电感器(如图1的电路中可能会要求的)被各自划分成交叉四角组，则会需要几乎200个电感器(192)。这在实践中可能在芯片上占据的面积在当前IC处理中可能为约1mm2，例如当实现与图2和图5一致的DAC和/或ADC电路时，表示了整个电路的相当大的部分。实际上，电感器面积可比添加在一起的其他电路(缓冲器、电阻器、电容器)的面积大。然而，与传统电感器相比本发明所提供的节省可以是非常显著的；例如，如果传统的电感器需要2倍/3倍/4倍间距以减少这些电感器之间的耦合，则传统电感器的电路面积可以是高达4倍/9倍/16倍大。
本公开扩展到组合的根据本发明的缓冲器电路与根据本发明的电感器布置。例如，电路150中的电感器162可被实现为如上所述的电感器的交叉四角组(或其一部分)。
本发明的电路可构成模数转换器的一部分。本发明的电路可被实现为集成电路，例如在IC芯片上。本发明扩展到如上所述的集成电路和IC芯片、包括这样的IC芯片的电路板、以及通信网络(例如，因特网光网络和无线网络)和包括这样的电路板的、这样的网络的网络设备。
在所附权利要求的范围内，本发明可以以许多其他不同方式实现。

Claims (14)

1.一种集成电路，包括：
第一电感器布置和第二电感器布置；以及
缓冲器电路，所述缓冲器电路适于接收和缓冲作为四相时钟信号的四个相位的四个时钟信号，
其中，
所述第一电感器布置和所述第二电感器布置中的每一个包括
四个电感器，相邻地位于一组中并且被布置成限定两行和两列，
所述集成电路被配置为针对所述第一电感器布置和所述第二电感器布置中的每一个，使得所述四个电感器中的在所述布置中彼此斜对的两个电感器产生具有第一相位的电磁场，并且使得所述四个电感器中的其他两个电感器产生具有第二相位的电磁场，所述第一相位和所述第二相位基本上反相，
所述第一电感器布置的第一相位和第二相位分别与所述第二电感器布置的第一相位和第二相位基本上正交；
每个所述电感器布置限定相关联的零线，其中，沿着所述零线，该电感器布置的有效电磁场具有零场强度或可忽略的场强度；
所述第一电感器布置和所述第二电感器布置各自基本上沿着彼此的零线中的一条零线定位；以及
所述第一电感器布置和所述第二电感器布置连接到所述缓冲器电路，以使得根据所述四个时钟信号中的相应时钟信号来生成所述第一电感器布置的电磁场和所述第二电感器布置的电磁场。
2.根据权利要求1所述的集成电路，具有一个或多个层，其中所述四个电感器中的每个形成在仅一个所述层中或者形成为横跨多个所述层。
3.根据权利要求1或2所述的集成电路，其中：
所述四个电感器各自具有一个或多个线匝；以及/或者
所述四个电感器具有彼此相同的尺寸和相同数量的线匝。
4.根据权利要求3所述的集成电路，其中，所述四个电感器是螺旋电感器。
5.根据权利要求3所述的集成电路，其中：
所述四个电感器的线匝的方向被配置成使得所述四个电感器产生其各自的电磁场；以及/或者
所述四个电感器连接到所述集成电路的其他电路和/或彼此相连接，以使得所述四个电感器产生其各自的电磁场。
6.根据权利要求1或2所述的集成电路，其中，所述四个电感器的有效中心之间的间距是所述四个电感器中的至少一个电感器的有效直径的Z倍，其中1≤Z≤50。
7.根据权利要求6所述的集成电路，其中，1≤Z≤10。
8.根据权利要求1或2所述的集成电路，其中，所述电磁场是起伏场或交变场。
9.根据权利要求1或2所述的集成电路，其中，针对所述第一电感器布置和所述第二电感器布置中的每一个，所述布置的电感器连接在一起以构成或用作单个电感器或两个分离的电感器。
10.根据权利要求1所述的集成电路，其中：
所述第一电感器布置和所述第二电感器布置以及所述缓冲器电路构成第一时钟分配单元；
所述集成电路包括第二时钟分配单元，所述第二时钟分配单元具有与所述第一时钟分配单元相同的配置；以及
所述第一时钟分配单元和所述第二时钟分配单元相连接，以使得所述第二时钟分配单元的缓冲器电路接收到的时钟信号是已被所述第一时钟分配单元的缓冲器电路缓冲的时钟信号。
11.根据权利要求10所述的集成电路，其中，
每个所述电感器布置限定相关联的零线，其中，沿着所述零线，该电感器布置的有效电磁场具有零场强度或可忽略的场强度；
所述第一时钟分配单元的第一电感器布置和第二电感器布置各自基本上沿着彼此的零线中的一条零线定位；
所述第一时钟分配单元的第一电感器布置和所述第二时钟分配单元的第一电感器布置各自基本上沿着彼此的零线中的一条零线定位；以及
所述第一时钟分配单元的第二电感器布置和所述第二时钟分配单元的第二电感器布置各自基本上沿着彼此的零线中的一条零线定位。
12.根据权利要求1至2和10至11中任一项所述的集成电路，包括模数转换器电路和/或数模转换器电路。
13.一种集成电路，包括：
第一电感器布置和第二电感器布置；以及
缓冲器电路，所述缓冲器电路适于接收和缓冲作为四相时钟信号的四个相位的四个时钟信号，
其中，
所述第一电感器布置和所述第二电感器布置中的每一个包括十六个电感器；
所述第一电感器布置和所述第二电感器布置中的每一个的所述十六个电感器被布置为限定四行和四列；
所述第一电感器布置和所述第二电感器布置中的每一个的所述十六个电感器被配置成使得该电感器布置的所述十六个电感器中的每一个均产生具有第一相位或第二相位的电磁场，所述第一相位和所述第二相位基本上反相；
对于所述电感器布置的所述十六个电感器中的跨越两行和两列的任意四个相邻电感器组，斜对的电感器产生相位彼此相同的电磁场；
所述第一电感器布置的第一相位和第二相位分别与所述第二电感器布置的第一相位和第二相位基本上正交；
每个所述电感器布置限定相关联的零线，其中，沿着所述零线，该电感器布置的有效电磁场具有零场强度或可忽略的场强度；
所述第一电感器布置和所述第二电感器布置各自基本上沿着彼此的零线中的一条零线定位；以及
所述第一电感器布置和所述第二电感器布置连接到所述缓冲器电路，以使得根据所述四个时钟信号中的相应时钟信号来生成所述第一电感器布置的电磁场和所述第二电感器布置的电磁场。
14.一种IC芯片，包括根据前述权利要求中任一项所述的集成电路。
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Applicant before: Fujitsu Semiconductor Co., Ltd.

GR01 Patent grant
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