CN104465766A - 半导体器件和用于形成半导体器件的方法 - Google Patents

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Abstract

一种半导体器件包括半导体衬底。半导体衬底包括被布置在半导体衬底的主表面处的第一掺杂区域、被布置在半导体衬底的后侧表面处的发射极层、通过半导体衬底的第二掺杂区域与第一掺杂区域分离的至少一个第一传导类型区以及至少一个温度稳定电阻区。第一掺杂区域具有第一传导类型并且发射极层至少主要具有第二传导类型。第二掺杂区域具有第二传导类型并且至少一个第一传导类型区具有第一传导类型。至少一个温度稳定电阻区被定位在第二掺杂区域内并且邻近至少一个第一传导类型区。进一步地，至少一个温度稳定电阻区具有比被定位成邻近至少一个温度稳定电阻区的第二掺杂区域的至少一部分在半导体器件的操作温度的范围区间更低的电阻变化。

Description

半导体器件和用于形成半导体器件的方法
技术领域
实施例涉及用于增加半导体器件的耐用性或寿命周期的措施，并且具体涉及半导体器件和用于制造半导体器件的方法。
背景技术
半导体器件的耐用性和寿命周期经常受到半导体器件关断期间的电压峰值或电流峰值的影响。例如，在功率半导体的关闭期间可能出现大电流(例如包括大于100V的阻断电压)。例如，期望减少由于高电流的破坏风险，以便增加半导体器件的耐用性或寿命周期。
发明内容
一些实施例涉及具有半导体衬底的半导体器件。半导体衬底包括被布置在半导体衬底的主表面处的第一掺杂区域、被布置在半导体衬底的后侧表面处的发射极层、通过半导体衬底的第二掺杂区域与第一掺杂区域分离的至少一个第一传导类型区以及至少一个温度稳定电阻区。第一掺杂区域包括第一传导类型并且发射极层至少主要包括第二传导类型。第二掺杂区域包括第二传导类型并且至少一个第一传导类型区包括第一传导类型。至少一个温度稳定电阻区被定位在第二掺杂区域内并且邻近至少一个第一传导类型区。进一步地，至少一个温度稳定电阻区包括比第二掺杂区域的被定位成邻近至少一个温度稳定电阻区的至少一部分在半导体器件的操作温度的范围区间更低的电阻变化。
一些实施例涉及具有半导体衬底的半导体二极管器件。半导体衬底包括被布置在半导体衬底的主表面处的第一掺杂区域、被布置在半导体衬底的后侧表面处的发射极层、被定位在后侧表面处在发射极层内的至少一个第一传导类型区以及至少一个温度稳定电阻区。第一掺杂区域与半导体二极管器件的前侧金属层接触并且包括第一传导类型。发射极层与半导体二极管器件的后侧金属层接触并且至少主要包括第二传导类型。进一步地，至少一个第一传导类型区包括第一传导类型并且至少一个第一传导类型区通过包括第二传导类型的第二掺杂区域与第一掺杂区域分离。至少一个温度稳定电阻区被定位在第二掺杂区域内并且邻近至少一个第一传导类型。进一步地，至少一个温度稳定电阻区包括导致距离半导体衬底的半导体材料的导带和价带多于150meV的能态的掺杂或者至少一个温度稳定电阻区内的平均缺陷密度是第二掺杂区域的被定位成邻近至少一个温度稳定电阻区的至少一部分内的平均缺陷密度的两倍以上。
附图说明
仅仅通过示例的方式并且参照附图，在以下内容中将描述装置和/或方法的一些实施例，其中：
图1示出了半导体器件的一部分的示意性截面；
图2示出了又一半导体器件的一部分的示意性截面；
图3示出了指示在关断期间随着时间推移的电流的示意图；
图4示出了温度稳定电阻区的能带结构的示意性图示；
图5a示出了半导体器件的一部分的示意性截面；
图5b示出了半导体器件的一部分的示意性截面；
图6示出了半导体器件的一部分的示意性截面；以及
图7示出了用于形成半导体器件的方法的流程图。
具体实施方式
现在将完全参照其中一些示例实施例被图示的附图来更多地描述各种示例实施例。在图中，为了清楚起见，线、层和/或区域的厚度可以被放大。
据此，在示例实施例有各种修改和替代形式的能力的同时，其中的实施例通过示例的方式被示出在图中并且将被详细描述于此。然而，应当理解的是，没有旨在将示例实施例限制于所公开的特定形式，而是相反，示例实施例要涵盖落在本公开范围上的所有修改、等效物和替代。贯穿图的说明，相同数字指的是相同或相似的元件。
将理解的是，在元件被称为被“连接”或“耦合”到另一元件时，它可以被直接连接或耦合到该另一元件或者居间元件可以存在。相比之下，在元件被称为被“直接连接”或“直接耦合”到另一元件时，没有居间元件存在。被用于描述元件之间关系的其它词语应当以相同的方式理解(例如，“在…之间”相对于“直接在…之间”，“邻近的”相对于“直接邻近的”等)。
本文中使用的术语仅仅是为了描述特定实施例的目的，并且不旨在于限制示例实施例。如本文中使用的，单数形式“一”、“一个”和“该”也旨在包括复数形式，除非上下文另外明确指示。还将理解的是，在本文中被使用时，术语“包括”、“包含”、“含有”和/或“包括…在内”指定所陈述的特征、整数、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其它特征、整数、步骤、操作、元件、部件和/或其群组的存在或添加。
除非另外定义，本文中使用的所有术语(包括技术和科学术语)具有与由示例实施例所属领域普通技术人员通常理解的相同的含义。将理解的是，例如在常用字典中定义的那些的术语应当被解释为具有与它们在相关领域的上下文中的含义一致的含义，并且将不以理想化或过于正式的意义来解释，除非本文中清楚地如此定义。
图1示出了根据实施例具有半导体衬底的半导体器件100的一部分的示意性截面。半导体衬底包括被布置在半导体衬底的主表面102处的第一掺杂区域110、被布置在半导体衬底的后侧表面104的发射极层120、通过半导体衬底的第二掺杂区域与第一掺杂区域110分离的至少一个第一传导类型区130以及至少一个温度稳定电阻区140。第一掺杂区域110包括第一传导类型，并且发射极层120至少主要包括第二传导类型。进一步地，第二掺杂区域包括第二传导类型，并且至少一个第一传导类型区130包括第一传导类型。至少一个温度稳定电阻区140被定位在第二掺杂区域内并且邻近至少一个第一传导类型区130。进一步地，至少一个温度稳定电阻区140包括比被定位成邻近至少一个温度稳定电阻区140的第二掺杂区域的至少一部分在半导体器件100的操作温度的范围区间更小的电阻变化。
通过实现至少一个第一传导类型区，可以改善在半导体器件的关断过程期间的柔和度(例如降低电流随着时间推移的快速改变)。通过实现邻近至少一个第一传导类型区的至少一个温度稳定电阻区，可以在大的温度范围区间提供这一柔和度。用这种方式，可以提供柔和的半导体器件关断行为。因此，可以改善半导体器件的耐用性或寿命周期。
例如，半导体器件100可以由有能力形成提到的结构的任何半导体处理技术来实现。换句话说，例如，半导体器件100的半导体衬底可以是硅基半导体衬底、碳化硅基半导体衬底、砷化镓基半导体衬底或者氮化镓基半导体衬底。
第一掺杂区域110和至少一个第一传导类型区130包括第一传导类型(例如p或n)，并且发射极层120和第二掺杂区域至少主要包括第二传导类型(例如n或p)。换句话说，第一掺杂区域110和至少一个第一传导类型区130包括第一传导类型，其可以是p掺杂(例如由并入铝离子或硼离子导致的)或n掺杂(例如由并入氮离子，磷离子或砷离子导致的)的。因此，第二传导类型指示相反的n掺杂或p掺杂。换句话说，第一传导类型可以指示p掺杂并且第二传导类型可以指示n掺杂，或者反之亦然。
例如，如果由发射极层120占用的半导体结构部分包括超过由发射极层120占用的体积的50％以上(或者70％以上、80％以上或90％以上)的第二传导类型掺杂，则发射极层120主要包括第二传导类型。例如，包括第一传导类型的至少一个第一传导类型区130可以是发射极层120的一部分(如在图1中示出的)，从而降低包括第二传导类型的发射极层120的体积百分比。
第一掺杂区域110被布置或被定位在半导体器件100的半导体衬底的主表面102处。换句话说，第一掺杂区域110的至少一部分建立主表面102的一部分或者被定位在主表面102处。
半导体衬底的主表面102可以是朝向半导体表面上面的金属层、绝缘层和/或钝化层的半导体衬底的半导体表面。相比于半导体衬底的基本竖直的边缘(例如由将半导体衬底与其它物体分离而导致的)，半导体衬底的主表面102可以是横向延伸的基本水平的表面。半导体衬底的主表面102可以是基本平坦的平面(例如忽略由于制造过程或沟道的半导体结构的不均匀性)。换句话说，半导体衬底的主表面102可以是在半导体材料与半导体衬底上面的绝缘层、金属层或钝化层之间的界面。
进一步地，横向方向或横向延伸可以是基本平行于主表面102定向，并且竖直方向或竖直延伸可以是基本正交于主表面102定向。
发射极层120被布置在半导体器件的后侧表面104。半导体衬底的后侧表面104是相对于半导体衬底的主表面102定位的半导体衬底的半导体材料的表面。后侧表面104可以是朝向后侧金属层、后侧绝缘层或后侧钝化层的半导体衬底的半导体表面。因此，后侧表面104还可以是横向延伸的基本水平的表面，并且可以基本是平坦的平面(例如忽略由于制造过程的不均匀性)。
换句话说，发射极层120可以建立半导体衬底的后侧表面104，或者被定位在半导体衬底的后侧表面104。进一步地，发射极层120可以表示半导体衬底的横向层。
在半导体器件100的导通状态下，发射极层120可以朝着半导体衬底的主表面102发射电荷载流子(电子或空穴)。
至少一个第一传导类型区130被定位在半导体衬底的第二掺杂区域内。第二掺杂区域可以延伸遍布半导体衬底的大部分。例如，第二掺杂区域还可以包含发射极层120或者包含发射极层包括第二传导类型的至少部分。第二掺杂区域至少被定位在至少一个第一传导类型区130的朝向第一掺杂区域110(主表面)的一侧，使得至少一个第一传导类型区130和第一掺杂区域110通过第二掺杂区域与彼此分离。换句话说，第二掺杂区域可以比发射极层120朝向主表面102(沿竖直方向)延伸地更远。例如，第二掺杂区域可以包含半导体器件100的场停止层和/或漂移层以及发射极层120的包括第二传导类型的至少一部分。
至少一个温度稳定电阻区140被定位在第二掺杂区域内。换句话说，至少一个温度稳定电阻区是相比于周围的第二掺杂区域的半导体材料具有适合的物理性质的第二掺杂区域部分，该物理性质关于被定位在至少一个温度稳定电阻区140内的半导体材料电阻的温度依赖性。至少一个温度稳定电阻区140可以是被定位成邻近至少一个第一传导类型区、至少在至少一个第一传导类型区的朝向半导体衬底的主表面102布置的一侧的第二掺杂区域的一部分。换句话说，至少一个第一传导类型区的至少面向半导体衬底的主表面102的该侧可以被布置邻近至少一个温度稳定电阻区140。因此，在预定义的温度范围区间，从主表面102指向后侧表面104或者从后侧表面104指向主表面102、穿过至少一个温度稳定电阻区的(电子或空穴的)电流受非常稳定的或几乎恒定的电阻影响。
至少一个温度稳定电阻区140在某种程度上被实现，使得在至少一个温度稳定电阻区140内的电阻在半导体器件100的操作温度范围区间的变化比在第二掺杂区域的被定位成邻近至少一个温度稳定电阻区140的至少一部分(例如剩余的发射极层、剩余的场停止层或剩余的漂移层)内的小。换句话说，相比于周围的第二掺杂区域，至少一个温度稳定电阻区的电阻的温度依赖性被稳定(例如通过增加缺陷密度或者实现深能态)。
例如，至少一个温度稳定电阻区140的电阻变化可以由至少一个温度稳定电阻区140在操作温度范围区间的最大与最小电阻之间的差或者至少一个温度稳定电阻区140在操作温度范围区间的电阻的平均变化(例如均方根)来定义。
半导体器件100的操作温度范围可以是表示在半导体器件100的导通状态下的标称温度范围的预定义温度范围或者半导体器件100在半导体器件100的操作状态(例如导通状态和断开状态)下从最小温度(例如-40℃)到最大温度(例如175℃)的范围。
半导体器件100的导通状态可以是其中半导体器件100在半导体器件100的正常或预期操作条件下提供最大总电流或者提供标称电流(例如根据器件的说明书)的状态。例如，标称电流可以是在由器件达到的寿命时间的50％以上(或70％以上或90％以上)器件在导通状态中能够提供的电流。
例如，通过实现至少一个第一传导类型区，关断过程的(例如降低每次的最大电流改变的)柔和度可以被改善，并且通过实现至少邻近至少一个第一传导类型区130的至少一个温度稳定电阻区140，可以在半导体器件100的操作温度的范围区间提供改善的柔和度。
半导体器件100可以包括邻近相同数目的第一传导类型区定位的任意数目的温度稳定电阻区。替代地，至少一个温度稳定电阻区130可以横向延伸在多于一个的第一传导类型区130之上，使得温度稳定电阻区140的数目低于第一传导类型区130的数目。例如，多个第一传导类型区可以以彼此间相等或变化的距离被定位成横向分布在发射极层120的一部分(例如半导体器件的单元区(cell area))或者整个发射极层120之上并且单个温度稳定电阻区(层)沿着发射极层120延伸，使得单个温度稳定电阻区被定位成邻近每个第一传导类型区130、至少在第一传导类型区的被布置朝向主表面102的一侧。这可以意指，温度稳定电阻延伸在芯片的整个横向方向之上并且可以形成场停止层的至少一部分。
至少一个第一传导类型区130可以被布置在第二掺杂区域内的各种位置。例如，至少一个第一传导类型区130被定位在半导体衬底的后侧表面104处的发射极层(表示第二掺杂区域的一部分)内(如在图1中示出的)。换句话说，至少一个第一传导类型区130可以被连接到与在半导体衬底的后侧104处的剩余的发射极层120相同的电势(例如通过后侧金属层)。例如，用这种方式，至少一个第一传导类型区130可以能够改善半导体二极管或半导体场效应晶体管器件的关断柔和度。
至少一个第一传导类型区130可以包括比发射极层120更低的厚度(例如使得发射极层分离至少一个第一传导类型区与第二掺杂区域的场停止层或漂移层)，或者至少一个第一传导类型区130可以延伸通过发射极层120。例如，半导体衬底可以包括邻近发射极层120的场停止层和/或漂移层，并且至少一个第一传导类型区130从半导体衬底的后侧表面104延伸到场停止层或漂移层。
替代地，至少一个第一传导类型区可以由半导体衬底的第二掺杂区域(例如包含发射极层和场停止层和/或漂移层)完全包围。
图2示出了根据实施例的半导体器件200的示意性截面。半导体器件200的实施方式类似于图1中示出的实施方式。然而，至少一个第一传导类型区130被定位成邻近发射极层120并且被第二掺杂区域或场停止区域或区域140完全包围。换句话说，例如，至少一个第一传导类型区130被与第二掺杂区域的pn结围绕，并且表示浮空区域。
图3通过指示在时间T上的电流I的图，示意性地图示了二极管的关断行为。对于没有柔和度改善措施的二极管310，电流下降得非常快速从而导致大的电压(例如U～dI/dT)，这可以损坏半导体器件。相比之下，对于在发射极层120内具有实现的第一传导类型区130的二极管320，由于一旦足够的电压降一出现在第一传导类型区130的朝向主表面102布置的一侧就从第一传导类型区130注入载流子，在关断过程期间电流的减小可以被缓和。电压降依赖于在该侧处的电阻，其通常是强烈地依赖温度的。这种温度依赖性可以通过实现温度稳定电阻区140来避免或大幅降低。
在从第一传导类型区130的载流子注入被激发或出现之后，另外二极管的pn结的耗尽区可以朝向半导体器件的主表面102略微向后移动。
至少一个温度稳定电阻区140的电阻的温度依赖性的稳定可以用各种方式来达到。
例如，可以在至少一个温度稳定电阻区140中实现深能态。换句话说，至少一个温度稳定电阻区140可以包括造成或导致如下能态的掺杂，该能态距离半导体衬底的半导体材料(例如掺杂的硅、掺杂的碳化硅、掺杂的砷化镓)的导带和价带150meV以上(或者200meV以上、250meV以上或300meV以上)。用这种方式，温度的增加导致来自深能态的另外的自由电荷载流子，从而导致温度稳定电阻区140内电阻的降低，这至少部分地补偿了通过增加温度由于例如声子散射通常出现的半导体材料的电阻增加。进一步地，另外的电荷载流子的数目可以受掺杂浓度的高度的选择的影响。因此，电阻在半导体器件的操作温度范围区间的变化可以被降低。用这种方式，在预定义的温度范围区间可以提供改善的关断过程的柔和度，使得半导体器件的耐用性或寿命周期可以增加。
在单个能量处的深能态的实施方式可以足够用于电阻的温度依赖性的显著稳定。替代地，可以实现在不只一个能量处的深能态。例如，至少一个温度稳定电阻区140可以包括导致距离半导体衬底的半导体材料的导带和价带150meV以上(或者200meV以上、250meV以上或300meV以上)的至少两个不同能态的化学元素(例如硒)的掺杂。替代地，利用不只一个化学元素、造成或导致距离半导体衬底的半导体材料的导带和价带150meV以上的能态的掺杂可以被使用(例如硫和硒)。用这种方式，因为对应于不同的温度，另外的电荷载流子被提供在的各种能量处，电阻的温度依赖性可以被进一步稳定。
例如，至少一个温度稳定电阻区130可以包括硒、硫和/或铟的掺杂。例如，硒和硫可以导致比起价带更靠近导带的深能态，并且铟可以导致比起导带更靠近价带的能态。
另外，一个或多个浅能态可以被实现用于提供温度稳定电阻区140的电阻的温度依赖性的微调。换句话说，至少一个温度稳定电阻区140可以包括导致如下能态的掺杂，该能态距离半导体衬底的半导体材料的导带或价带不到100meV(或者不到60meV或者不到40meV)。例如，至少一个温度稳定电阻区可以包括磷、砷(例如实现靠近导带的能态)、硼或铝(例如导致靠近价带的能态)的掺杂，或者质子辐射诱导的施主能级。
例如，通过掩蔽或非掩蔽的植入导致层或局部区域，掺杂剂可以被施用到温度稳定电阻区140中。例如，导致距离半导体衬底的半导体材料的导带和价带多于150meV的能态的原子掺杂可以到达距半导体衬底的后侧表面104的0.3μm与40μm(或者0.8μm与20μm)之间的深度。
例如，导致距离半导体衬底的半导体材料的导带或价带不到60meV的能态的原子掺杂达到距半导体衬底的后侧表面104的0.3μm与40μm(或者0.8μm与20μm)之间的深度。
图4示出了针对n掺杂的第二掺杂区域的温度稳定电阻区内的半导体材料的能带结构的示意性图示。价带410被示出在底部并且导带420被示出在顶部。进一步地，示出了距离导带420不到60meV的能态430(例如通过磷或砷掺杂实现的)和距离导带420大于150meV的两个能态440、442(例如通过硒或硫掺杂实现的)。
在至少一个温度稳定电阻区140内导致深能态和浅(flat)能态的掺杂剂的比例可以在宽的范围区间变化或选择。用这种方式，温度稳定电阻区140的电阻的温度依赖性可以适于半导体器件的种类(例如二极管或场效应晶体管)和/或半导体器件的操作温度的范围。例如，对于具有较高操作温度的器件，比起对于具有较低操作温度的半导体器件，更多的导致深能态的掺杂剂可以被施用。
例如，在20％与80％之间(或者40％到60％)的至少一个温度稳定电阻区140的掺杂的掺杂剂可以导致距离半导体衬底的半导体材料的导带和价带多于150meV的能态。例如，剩余的掺杂剂可以是导致距离半导体衬底的半导体材料的导带或价带不到100meV的能态的掺杂剂。
对于上面提到的一个或多个方面替代地或附加地，温度稳定电阻区140内电阻的温度依赖性可以通过增加至少一个温度稳定电阻区140内的缺陷密度来稳定。换句话说，至少一个温度稳定电阻区140内的平均缺陷密度(例如在温度稳定电阻区的体积上平均的)可以是第二掺杂区域的被定位成邻近至少一个温度稳定电阻区140的至少部分内的平均缺陷密度(例如在例如剩余的场停止层或漂移层的第二掺杂区域的一部分之上平均的)的两倍以上(或者五倍以上或者十倍以上)。用这种方式，温度稳定电阻区内的迁移率(mobility)非常低，并且相比于电阻的绝对值，受温度(声子散射)影响的电阻部分是低的。
例如，这种通过针对性的散射中心生成的自由电荷载流子迁移率的降低可以通过掩蔽或遍及的氦辐照来实现。替代地，诸如碳、氧或质子之类的其它高能粒子还可以被用于辐照。
替代地，电阻或缺陷密度还可以通过植入非掺杂性杂质(例如锗)来增加。
换句话说，例如，缺陷可以是像空缺、错位、堆叠错误或非掺杂性化学元素的杂质那样的半导体晶体缺陷。
相比于非辐射的电阻区140，由温度稳定电阻区140内增加的缺陷密度导致的高电阻可以通过增加至少一个温度稳定电阻区140内的掺杂浓度被降低到期望的电阻。在这种情况下，至少一个温度稳定电阻区内的平均掺杂浓度(例如在温度稳定电阻区之上平均的)可以是第二掺杂区域的被定位成邻近至少一个温度稳定电阻区140的至少部分内的掺杂浓度(例如在例如剩余的场停止层或漂移层的第二掺杂区域的一部分之上平均的)的两倍以上(或者十倍以上或者百倍以上)。
可选地，对于上面提到的一个或多个方面另外地或替代地，第二掺杂区域可以至少包括邻近发射极层120的场停止层被布置和被布置在场停止层与第一掺杂区域110之间的漂移层，其中温度稳定电阻区140可以是该场停止层的一部分或者可以甚至形成该场停止层。
进一步地，可选地，对于上面提到的一个或多个方面附加地或替代地，半导体器件可以包括与发射极层120接触的后侧金属层以用于将发射极层120电连接到外部器件。进一步可选地，例如，半导体器件可以包括与第一掺杂区域110接触的前侧金属层(功率金属)以用于将第一掺杂区域110电连接到外部器件。
一些实施例涉及半导体二极管器件(例如硅二极管或碳化硅二极管)或者半导体场效应晶体管器件(例如双扩散金属氧化物半导体场效应晶体管)。换句话说，例如，根据描述的概念或者上面描述的一个多个实施例的半导体器件可以实现半导体二极管器件或者半导体场效应晶体管器件。
图5a示出了根据实施例的半导体场效应晶体管器件500的示意性图示。半导体场效应晶体管器件500的实施方式类似于在图1中示出的实施方式。然而，场效应晶体管结构被实现在半导体衬底的主表面102处。场效应晶体管结构包括多个表示场效应晶体管结构本体区的第一掺杂区域110和被第一掺杂区域110围绕的源极区域510。源极区域510包括第二传导类型。进一步地，栅极520被布置在半导体衬底的主表面102上，使得栅极520能够导致在源极区域510与发射极层120之间、通过第一掺杂区域110的传导通道。更多的细节和方面联系所描述的概念和所描述的实施例(例如图1至图4)来说明。
图5b示出了根据实施例的半导体二极管器件的示意性图示。半导体二极管器件550的实施方式类似于在图1中示出的实施方式。第一掺杂区域表示半导体二极管器件550的阳极，并且包括被布置在主表面102处的高度p掺杂的(p+)层(例如用于实现欧姆接触)和在高度p掺杂的层560与第二掺杂区域之间的轻掺杂的(p-)层570。第二掺杂区域包括轻(n-)n掺杂的漂移层580、中等n掺杂的(n)场停止层590和发射极层120的高度n掺杂的(n+)部分。至少一个第一传导类型区130包括高p掺杂(p+)。更多的细节和方面在上面被说明了(例如联系图1至图4)。
图5b示出了具有被集成在后侧发射极中的p+区域和被布置在p+区域之前的n区域的二极管的示例。例如，n区域包含具有深能态(杂质)的两个施主、可选地另外的浅能态(杂质)的施主和可选地、另外地或还替代地不依赖于温度的散射中心的区域。用这种方式，例如，可以实现改善的场电荷提取(FCE)。
一些实施例涉及功率半导体器件。换句话说，根据描述的概念或者上面描述的一个或多个实施例的半导体器件可以包括大于100V的阻断电压(例如在100V与10000V之间或者500V以上、1000V以上或4000V以上)。
图6示出了根据实施例具有半导体衬底的半导体二极管器件600的示意性图示。半导体二极管器件600的半导体衬底包括被布置在半导体衬底的主表面602处的第一掺杂区域610、被布置在半导体衬底的后侧表面604处的发射极层620、被定位在后侧表面604处、在发射极层620内的至少一个第一传导类型区630以及至少一个温度稳定电阻区640。第一掺杂区域610与半导体二极管器件的前侧金属层650接触，并且包括第一传导类型。进一步地，发射极层620与半导体二极管器件600的后侧金属层660接触，并且至少主要包括第二传导类型。至少一个第一传导类型区630包括第一传导类型，并且通过包括第二传导类型的第二掺杂区域与第一掺杂区域610分离(例如由横向层实现)。至少一个温度稳定电阻区640被定位在第二掺杂区域(例如包括二极管的场停止层和漂移层以及发射极层的包括第二传导类型的部分)内，并且邻近至少一个第一传导类型区630。进一步地，至少一个温度稳定电阻区640包括导致如下能态的掺杂，该能态距离半导体衬底的半导体材料的导带和价带多于150meV。替代地(或附加地)，至少一个温度稳定电阻区内的平均缺陷密度是第二掺杂区域的被定位成邻近至少一个温度稳定电阻区640的至少部分内的平均缺陷密度的两倍以上。
通过实现至少一个第一传导类型区，可以改善在半导体器件的关断过程期间的柔和度(例如降低电流随着时间推移的快速改变)。通过实现邻近至少一个第一传导类型区的至少一个温度稳定电阻区，可以在大的温度范围区间提供这一柔和度。用这种方式，可以提供柔和的半导体器件关断特性。因此，可以改善半导体器件的耐用性或寿命周期。
更多的细节和方面联系所提出的概念或上面描述的一个或多个实施例(例如图1至图4)来描述。半导体二极管器件600可以包括对应于联系所提出的上面描述的一个多个实施例的概念描述的一个或多个方面的一个或多个附加的特征。
图7示出了根据实施例用于形成具有半导体衬底的半导体器件的方法700的流程图。方法700包括形成710被布置在半导体衬底的主表面处的第一掺杂区域和形成720被布置在半导体衬底的后侧表面处的发射极层。第一掺杂区域包括第一传导类型，并且发射极层至少主要包括第二传导类型。进一步地，方法700包括形成730通过半导体衬底的第二掺杂区域与第一掺杂区域分离的至少一个第一传导类型区和形成740至少一个温度稳定电阻区。第二掺杂区域包括第二传导类型，并且至少一个第一传导类型区包括第一传导类型。至少一个温度稳定电阻区被定位在第二掺杂区域内并且邻近至少一个第一传导类型区。进一步地，至少一个温度稳定电阻区包括比第二掺杂区域的被定位成邻近至少一个温度稳定电阻区的至少一部分在半导体器件的操作温度的范围区间更低的电阻变化。
用这种方式，可以用较低努力实现具有增加的耐用性或寿命周期的半导体器件。
方法700可以包括对应于联系所提出的概念或上面描述的一个或多个实施例提到的一个或多个方面的一个或多个附加的可选行为。
一些实施例涉及具有柔和的关断特性的二极管。通过在二极管的n掺杂的发射极内和/或场停止层中实现p掺杂的区域，可以大幅改善在高功率二极管的关断过程期间的柔和度。这些p掺杂的区域可以直接邻接后侧金属。
例如，在没有温度稳定区的情况下，因为被定位在p区域之下的n掺杂区内的迁移率在可能的操作温度范围区间变化大约一个数量级并且因此横向电压也沿着这些p区域下降(这定义在其上期望的这些p掺杂的区域的整体注入开始的电流密度)，这样的措施可能仅仅在非常有限的温度区域区间是有效的。
因此，p掺杂的区域(第一传导类型区)可以被放置在n掺杂的区域(温度稳定电阻区)中，该n掺杂的区域至少部分地包含施主、其包括一个或多个深施主能级或状态。例如，该措施可以导致其在被布置在具有增加的温度的p掺杂的区域之前的n掺杂区(温度稳定电阻区)中被增加的有效掺杂，并且因此其由自由电荷载流子在声子处的散射的温度依赖性限定的迁移率的负温度系数可以至少部分地被补偿或者甚至被过度补偿。
例如，能态到导带边缘(和价带边缘)的距离可以是至少200meV。例如，适当的掺杂剂可以是硒原子或硫原子。
可能期望能够在操作温度范围区间保持尽可能低的柔和度的温度依赖性。因此，除了具有深能态的施主原子之外，具有浅能态(杂质)的其它施主可以被实现在被布置在p掺杂的区域之前的区域中。在半导体本体内实现的具有深和浅能态(杂质)的原子的剂量的比例可以定义或设定温度依赖性。
例如，磷原子或砷原子可以被用作具有浅能态的施主，或者还可以用作可以由质子暴露或辐照并接着退火生成的、作为施主进行操作的缺陷。这些具有深和浅能态的施主还可以建立被布置在n掺杂的发射极和p掺杂的区域之前的场终止区(例如图5b)。进一步地，例如，这些区域还可以是n掺杂的发射极的一部分。
施主可以通过离子植入结合退火行为(例如迅速终端退火，RTA)或者还通过激光处理被集成。因为施主的活化的温度依赖性随着增加的掺杂而增加，激光处理的使用可以实现具有深能态的施主的相对高掺杂浓度的实施方式，以便在宽范围区间变化掺杂活性的温度依赖性(例如用这种方式可以获得在对温度系数控制方面的大的自由度)。同时通过行为的力和激光处理的组合可以是可能的，使得具有深能态(杂质)的n掺杂的区域和具有浅能态的n掺杂的区域延伸到不同的深度(这些范围还可以重叠)。例如，靠近表面、具有深施主的区可以通过激光退火或者适当的通过行为的力来实现或生成，其穿透深度可以位于例如0.3与3μm之间，并且另外例如，具有浅施主的n掺杂区通过质子暴露来生成，其穿透深度可以位于例如5与50μm之间。产生的掺杂轮廓可以由质子剂量、质子能量和退火来限定或设定。同时具有多个能量和剂量的多个植入可以是可能的。
例如，具有浅能态的施主的部分可以被考虑或选择使得在最低的可能操作温度下足够的有效掺杂是可用的，以便避免耗尽区和p掺杂的区域的穿孔以及用这种方式还避免不期望的大大增加的泄露电流。
可以使用邻近后侧金属、具有被布置在p掺杂的区域之前的n掺杂的区域的p掺杂的注入区域，其包括具有被定位成深入在带隙内的能态的施主以便在器件的整个操作温度范围区间提供柔和的关断特性。例如，附加的具有浅能态的施主可以被集成在这些n掺杂的区域中，以便实现温度依赖性的微调。
另外地或替代地，例如，通过限定地生成大多与温度无关的散射中心，被布置在p掺杂的区域之前的区域中的自由电荷载流子的迁移率可以被针对性降低。这些与温度无关的散射中心可以导致对自由电荷载流子在声子处的散射的影响的显著降低。产生的有效的迁移率可以有各个迁移率的倒数和给出。
例如，被布置在p掺杂的区域之前的n掺杂的区域中的掺杂浓度可以被对应增加以便在相等的开关条件下在p-区域之下获得几乎相等的电压降。
例如，这种通过针对性的散射中心生成的自由电荷载流子的迁移率降低可以通过掩蔽或遍及的氦辐照来实现。替代地，诸如碳、氧或质子之类的其它高能粒子还可以被用于辐照。
在这种情况下，迁移率降低的强度可以由例如辐照剂量和在辐照之后完成的、用于缺陷稳定的退火行为的退火条件来限定或设定。
如果辐照被掩蔽地执行，自由电荷载流子的迁移率降低可以在p掺杂的区域之下完成。
用于自由电荷载流子的迁移率的局部或遍及降低的其它方法还可以被用于所提出概念的实施方式，如例如非掺杂性(例如锗)或相反的掺杂杂质或外来粒子的集成。
所描述的用于降低二极管的柔和度的温度依赖性的措施的组合还可以被实现在例如掩埋在n掺杂区中的浮空布置的p掺杂的区域。
整个注入的温度依赖性可以通过对应地选择的深和浅能态(杂质)组合来形成或选择，使得在关断过程期间可以获得几乎与温度无关的二极管柔和度。
例如，一个方面是方法或结构与针对性的迁移率降低的组合以用于柔和度的温度依赖性的进一步降低。
例如，对于所提出的概念或者所提出的器件的实施方式，单步退火可以是足够的(可以避免两步退火)。
实施例可以进一步提供具有用于在计算机程序在计算机或处理器上执行时执行上面方法之一的程序代码的计算机程序。本领域技术人员将容易地意识到，各种上述方法的步骤可以由被编程的计算机来执行。本文中，一些实施例还旨在涵盖例如数字数据存储介质的程序存储设备(例如数字数据存储介质)，其是具有指令的机器或计算机可读的和编码机器可执行或计算机可执行的程序，其中指令执行上述方法的行为的一些或全部。程序存储设备可以是例如数字存储器、诸如磁盘和磁带之类的磁存储介质、硬盘驱动器或者光学可读数字数据存储介质。实施例还旨在涵盖被编程以执行上述方法的行为的计算机或者被编程以执行上述方法的行为的(现场)可编程逻辑阵列((F)的PLA)或(现场)可编程门阵列((F)PGA)。
描述和附图只说明本公开的原理。从而应当理解的是，本领域技术人员将能够想出虽然本文中没有明确描述或示出但是体现本公开的原理并且被包括在其精神和范围上的各种布置。此外，本文中列举的所有示例主要清楚地旨在于仅仅为了教导的目的以帮助读者理解本公开的原理和由发明人贡献以促进本领域发展的概念，并且要被解释为不限于这些具体列举的示例和条件。而且，本文中叙述本公开的原理、方面和实施例的所有陈述以及其具体示例旨在包含其等效物。
表示为“用于…的装置”的功能块(执行某些功能)应该被理解为包括分别被配置用于执行特定功能的电路装置的功能块。因此，“用于某物的装置”也可以被理解为“被配置用于或适于某物的装置”。被配置用于执行特定功能的装置因此并不意味着这些装置必定是在执行功能(在给定的时刻)。
通过使用诸如“信号提供器”、“信号处理单元”、“处理器”、“控制器”等之类的专用硬件以及有联合适当的软件执行软件能力的硬件，可以提供包括被标记为“装置”、“用于提供传感器信号的装置”、“用于生成发送信号的装置”等的任何功能块的、在图中示出的各种元件的功能。而且，本文中被描述为“装置”的任何实体可以对应于或者被实现为“一个或多个模块”、“一个或多个器件”、“一个或多个单元”等。在由处理器提供时，功能可以由单个专用处理、由单个共享处理器或者由其中一些可以被共享的多个单独的处理器来提供。而且，术语“处理器”或“控制器”的明确使用不应被解释为专指有执行软件能力的硬件，并且可以隐含地包括(而不限于)数字信号处理器(DSP)硬件、网络处理器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)、用于存储软件的只读存储器(ROM)、随机存取存储器(RAM)和非易失性存储装置。还可以包括常规和/或定制的其它硬件。
应当由本领域技术人员理解的是，本文中的任何框图表示体现本公开原理的说明性电路装置的概念视图。类似地，应当理解的是，任何流程表、流程图、状态转换图、伪代码等表示其可以被大致表示在计算机可读介质中并且由计算机或处理器(无论这样的计算机或处理器是否被明确示出)如此执行的各种处理。
此外，以下权利要求由此被并入到具体实施方式中，其中每项权利要求可以独立作为单独的实施例。在每项权利要求可以独立作为单独的实施例的同时，要注意的是，虽然在权利要求书中从属权利要求可以指与一个或多个其它权利要求的具体组合，其它实施例还可以包括从属权利要求与每项其它从属或独立权利要求的主题的组合。这样的组合在本文中被提出，除非声明，不旨在具体的组合。此外，旨在还包括权利要求到任何其它独立权利要求的特征，即使该权利要求不直接从属于独立权利要求。
进一步要注意的是，在说明书中或者在权利要求书中公开的方法可以由具有用于执行这些方法的每个相应行为的装置的设备来实现。
进一步地，要理解的是，在说明书中或权利要求书中公开的多个行为或功能的公开内容可以不被解释为要在特定的顺序内。因此，多个行为或功能的公开内容不会限制这些于特定的顺序，除非这些行为或功能因为技术原因不可互换。此外，在一些实施例中单个行为可以包括或者可以被分解成多个子行为。这些子行为可以被包括并且是该单个行为的公开内容的一部分，除非明确地被排除在外。

Claims (20)

1.一种具有半导体衬底的半导体器件，其中所述半导体衬底包括：
被布置在所述半导体衬底的主表面处的第一掺杂区域，其中所述第一掺杂区域包括第一传导类型；
被布置在所述半导体衬底的后侧表面处的发射极层，其中所述发射极层至少主要包括第二传导类型；
通过所述半导体衬底的第二掺杂区域与所述第一掺杂区域分离的至少一个第一传导类型区，其中所述第二掺杂区域包括所述第二传导类型并且所述至少一个第一传导类型区包括所述第一传导类型；以及
被定位在所述第二掺杂区域内并且邻近所述至少一个第一传导类型区的至少一个温度稳定电阻区，其中所述至少一个温度稳定电阻区包括比所述第二掺杂区域的被定位成邻近所述至少一个温度稳定电阻区的至少一部分在所述半导体器件的操作温度的范围区间更低的电阻变化。
2.根据权利要求1所述的半导体器件，其中所述至少一个温度稳定电阻区包括导致如下能态的掺杂，该能态距离所述半导体衬底的半导体材料的导带和价带多于150meV。
3.根据权利要求2所述的半导体器件，其中所述至少一个温度稳定电阻区包括导致至少两个不同能态的化学元素的掺杂，所述至少两个不同能态距离所述半导体衬底的所述半导体材料的所述导带和所述价带多于150meV。
4.根据权利要求2所述的半导体器件，其中所述至少一个温度稳定电阻区包括硒、硫或铟的掺杂。
5.根据权利要求2所述的半导体器件，其中导致如下能态的原子掺杂达到距所述后侧表面0.3μm与40μm之间的深度，所述能态距离所述半导体衬底的所述半导体材料的所述导带和所述价带多于150meV。
6.根据权利要求2所述的半导体器件，其中所述至少一个温度稳定电阻区进一步包括导致如下能态的掺杂，所述能态距离所述半导体衬底的所述半导体材料的所述导带或所述价带少于100meV。
7.根据权利要求6所述的半导体器件，其中所述至少一个温度稳定电阻区包括磷、砷、铝或硼的掺杂。
8.根据权利要求6所述的半导体器件，其中导致距离所述半导体衬底的所述半导体材料的所述导带和所述价带少于100meV的能态的原子掺杂达到距所述后侧表面0.3μm与40μm之间的深度。
9.根据权利要求6所述的半导体器件，其中20％与80％之间的所述至少一个温度稳定电阻区的所述掺杂的掺杂剂导致如下的能态，该能态距离所述半导体衬底的所述半导体材料的所述导带和所述价带多于150meV。
10.根据权利要求1所述的半导体器件，其中所述至少一个温度稳定电阻区内的平均缺陷密度是所述第二掺杂区域的被定位成邻近所述至少一个温度稳定电阻区的至少所述部分内的平均缺陷密度的两倍以上。
11.根据权利要求10所述的半导体器件，其中所述至少一个温度稳定电阻区内的平均掺杂浓度是所述第二掺杂区域的被定位成邻近所述至少一个温度稳定电阻区的至少所述部分内的掺杂浓度的两倍以上。
12.根据权利要求1所述的半导体器件，其中所述至少一个第一传导类型区被定位在所述半导体衬底的所述后侧表面的所述发射极层内。
13.根据权利要求1所述的半导体器件，包括邻近所述发射极层的场停止层，其中所述至少一个第一传导类型区从所述半导体衬底的所述后侧表面延伸到所述场停止层。
14.根据权利要求1所述的半导体器件，其中所述至少一个第一传导类型区被所述半导体衬底的所述第二掺杂区域完全包围。
15.根据权利要求1所述的半导体器件，其中所述至少一个温度稳定电阻区被定位成邻近所述至少一个第一传导类型区、至少在所述至少一个第一传导类型区的朝向所述半导体衬底的所述主表面布置的一侧。
16.根据权利要求1所述的半导体器件，其中所述第二掺杂区域至少包括被布置成邻近所述发射极层的场停止层和被布置在所述场停止层与所述第一掺杂区域之间的漂移层。
17.根据权利要求1所述的半导体器件，实现半导体二极管器件或半导体场效应晶体管器件。
18.根据权利要求1所述的半导体器件，包括大于100V的阻断电压。
19.一种具有半导体衬底的半导体二极管器件，其中所述半导体衬底包括：
被布置在所述半导体衬底的主表面处并且与所述半导体二极管器件的前侧金属层接触的第一掺杂区域，其中所述第一掺杂区域包括第一传导类型；
被布置在所述半导体衬底的后侧表面处并且与所述半导体二极管器件的后侧金属层接触的发射极层，其中所述发射极层至少主要包括第二传导类型；
被定位在所述后侧表面处、在所述发射极层内的至少一个第一传导类型区，其中所述至少一个第一传导类型区包括所述第一传导类型，其中所述至少一个第一传导类型区通过包括所述第二传导类型的第二掺杂区域与所述第一掺杂区域分离；以及
被定位在所述第二掺杂区域内并且邻近所述至少一个第一传导类型区的至少一个温度稳定电阻区，其中所述至少一个温度稳定电阻区包括导致距离所述半导体衬底的所述半导体材料的导带和价带多于150meV的能态的掺杂或者所述至少一个温度稳定电阻区内的平均缺陷密度是被定位成邻近所述至少一个温度稳定电阻区的所述第二掺杂区域的至少所述部分内的平均缺陷密度的两倍以上。
20.一种用于形成具有半导体衬底的半导体器件的方法，所述方法包括：
形成被布置在所述半导体衬底的主表面处的第一掺杂区域，其中所述第一掺杂区域包括第一传导类型；
形成被布置在所述半导体衬底的后侧表面处的发射极层，其中所述发射极层至少主要包括第二传导类型；
形成通过所述半导体衬底的第二掺杂区域与所述第一掺杂区域分离的至少一个第一传导类型区，其中所述第二掺杂区域包括所述第二传导类型并且所述至少一个第一传导类型区包括所述第一传导类型；以及
形成被定位在所述第二掺杂区域内并且邻近所述至少一个第一传导类型区的至少一个温度稳定电阻区，其中所述至少一个温度稳定电阻区包括比所述第二掺杂区域的被定位成邻近所述至少一个温度稳定电阻区的至少一部分在所述半导体器件的操作温度的范围区间更低的电阻变化。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015112919B4 (de) * 2015-08-06 2019-12-24 Infineon Technologies Ag Halbleiterbauelemente, eine Halbleiterdiode und ein Verfahren zum Bilden eines Halbleiterbauelements
DE102018216998B4 (de) 2018-10-04 2023-01-12 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Leistungsmodul mit unipolarem Halbleiterbauelement für hohe Lebensdauer

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0430237A1 (en) * 1989-11-30 1991-06-05 Kabushiki Kaisha Toshiba Bipolar device in which carrier lifetime is controlled
CN1408123A (zh) * 1999-10-08 2003-04-02 艾利森电话股份有限公司 铟增强的双极晶体管
US20050106830A1 (en) * 2000-08-30 2005-05-19 Seiko Instruments Inc. Semiconductor device and method of manufacturing the same
CN1894794A (zh) * 2004-01-02 2007-01-10 半导体元件工业有限责任公司 高能esd结构和方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19640311B4 (de) 1996-09-30 2005-12-29 Eupec Gmbh & Co. Kg Halbleiterbauelement mit Lateralwiderstand und Verfahren zu dessen Herstellung
EP1097481B1 (de) 1998-07-17 2004-03-31 Infineon Technologies AG Leistungshalbleiterbauelement für hohe sperrspannungen
JP4750933B2 (ja) * 2000-09-28 2011-08-17 株式会社東芝 薄型パンチスルー型パワーデバイス
DE10361136B4 (de) * 2003-12-23 2005-10-27 Infineon Technologies Ag Halbleiterdiode und IGBT
US7989888B2 (en) 2006-08-31 2011-08-02 Infineon Technologies Autria AG Semiconductor device with a field stop zone and process of producing the same
DE102007017788A1 (de) 2007-04-16 2008-10-30 Infineon Technologies Ag Verfahren zur Herstellung einer Dotierungszone in einem Halbleiterkörper sowie damit hergestelltes Halbleiterbauelement
US8379684B1 (en) * 2011-08-16 2013-02-19 Corning Incorporated Hole blocking layers in non-polar and semi-polar green light emitting devices
JP2013074181A (ja) 2011-09-28 2013-04-22 Toyota Motor Corp 半導体装置とその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0430237A1 (en) * 1989-11-30 1991-06-05 Kabushiki Kaisha Toshiba Bipolar device in which carrier lifetime is controlled
CN1408123A (zh) * 1999-10-08 2003-04-02 艾利森电话股份有限公司 铟增强的双极晶体管
US20050106830A1 (en) * 2000-08-30 2005-05-19 Seiko Instruments Inc. Semiconductor device and method of manufacturing the same
CN1894794A (zh) * 2004-01-02 2007-01-10 半导体元件工业有限责任公司 高能esd结构和方法

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