CN104425276A - 鳍式场效应晶体管的形成方法 - Google Patents

鳍式场效应晶体管的形成方法 Download PDF

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Abstract

一种鳍式场效应晶体管的形成方法，所述鳍式场效应晶体管的形成方法包括：提供半导体衬底，所述半导体衬底表面形成有侧壁倾斜的伪鳍部，所述伪鳍部的顶部宽度小于底部宽度；在所述半导体衬底表面形成介质层，所述介质层的表面与伪鳍部的表面齐平；去除部分高度的伪鳍部，形成凹槽；在所述凹槽内沉积半导体材料形成外延层，所述外延层的表面与介质层的表面齐平。上述鳍式场效应晶体管的形成方法能够提高形成的鳍式场效应晶体管晶体管的性能。

Description

鳍式场效应晶体管的形成方法
技术领域
本发明涉及半导体技术领域，特别涉及一种鳍式场效应晶体管的形成方法。
背景技术
随着半导体工艺技术的不断发展，工艺节点逐渐减小，后栅（gate-last）工艺得到了广泛应用，以获得理想的阈值电压，改善器件性能。但是当器件的特征尺寸进一步下降时，即使采用后栅工艺，常规的MOS场效应管的结构也已经无法满足对器件性能的需求，鳍式场效应晶体管（Fin FET）作为一种多栅器件得到了广泛的关注。
鳍式场效应晶体管是一种常见的多栅器件，图1示出了现有技术的一种鳍式场效应晶体管的立体结构示意图。
如图1所示，包括：半导体衬底10，所述半导体衬底10上形成有凸出的鳍部11，鳍部11一般是通过对半导体衬底10刻蚀后得到的；介质层12，覆盖所述半导体衬底10的表面以及鳍部11的侧壁的一部分；栅极结构13，横跨在所述鳍部11上，覆盖所述鳍部11的部分顶部和侧壁，栅极结构13包括栅介质层（图中未示出）和位于栅介质层上的栅电极（图中未示出）。对于鳍式场效应晶体管，鳍部11的顶部以及两侧的侧壁与栅极结构13相接触的部分都成为沟道区，即具有多个栅，有利于增大驱动电流，改善器件性能。
现有技术形成的鳍式场效应晶体管的性能有待进一步的提高。
发明内容
本发明解决的问题是提供一种鳍式场效应晶体管的形成方法，提高鳍式场效应晶体管的性能。
为解决上述问题，本发明提供一种鳍式场效应晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底表面形成有侧壁倾斜的伪鳍部，所述伪鳍部的顶部宽度小于底部宽度；在所述半导体衬底表面形成介质层，所述介质层的表面与伪鳍部的表面齐平；去除部分高度的伪鳍部，形成凹槽；在所述凹槽内沉积半导体材料形成外延层，所述外延层的表面与介质层的表面齐平。
可选的，所述伪鳍部的侧壁与半导体衬底表面所成的锐角角度为70°～95°。
可选的，采用干法刻蚀工艺形成所述伪鳍部。
可选的，所述凹槽的深度为伪鳍部总高度的1/2～3/5。
可选的，所述伪鳍部的高度为60nm～200nm，所述凹槽的深度为30nm～120nm。
可选的，所述伪鳍部的顶部宽度小于20nm
可选的，形成所述凹槽之后，对所述凹槽下方的剩余部分伪鳍部进行离子注入。
可选的，所述离子注入的掺杂离子为C，注入能量为1keV～10keV，剂量为5E13atom/cm2～5E15atom/cm2。
可选的，形成所述凹槽之后，在所述凹槽底部的剩余部分伪鳍部表面形成碳掺杂的外延层。
可选的，所述碳掺杂的外延层的形成工艺为原位掺杂工艺。
可选的，所述外延层的材料为Si、SiGe、SiC、Ge或III-V族化合物。
可选的，所述III-V族化合物为GaAs、GaN。
可选的，所述外延层内掺杂有N型离子，所述N型离子至少包括P、As、Sb中的一种离子。
可选的，所述N型离子的掺杂浓度小于2E18atom/cm3。
可选的，对所述外延层进行掺杂的方法为原位掺杂工艺。
可选的，所述外延层内掺杂有P型离子，所述P型离子至少包括B、Ga、In中的一种离子。
可选的，所述P型离子的掺杂浓度小于2E18atom/cm3。
可选的，对所述外延层进行掺杂的方法为原位掺杂工艺。
可选的，所述介质层的形成方法包括：在所述半导体衬底表面形成介质材料层，所述介质材料层覆盖所述伪鳍部的表面；以所述伪鳍部的顶部表面为研磨停止层，对所述介质材料层进行平坦化，形成所述介质层，使所述介质层的表面与伪鳍部的顶部表面齐平。
可选的，还包括：形成所述外延层之后，回刻蚀所述介质层，使所述介质层的表面低于外延层的顶部表面；在所述介质层表面形成位于部分外延层表面的横跨所述外延层的栅极结构；在所述栅极结构两侧的部分外延层内形成源/漏极。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案，在半导体衬底表面形成侧壁倾斜的伪鳍部，以及与所述伪鳍部表面齐平的介质层；然后取出部分高度的伪鳍部，形成凹槽；在所述凹槽内沉积半导体材料形成外延层，所述外延层作为后续形成鳍式场效应晶体管的鳍部。由于所述伪鳍部的侧壁倾斜，伪鳍部的顶部宽度小于底部宽度，所以形成的所述凹槽也是上窄下宽，具有倾斜侧壁，同样后续在所述凹槽内形成的外延层也具有倾斜侧壁。所述倾斜侧壁有助于提高后续在外延层上形成栅极结构的质量，提高鳍式场效应晶体管的性能。并且，由于所述外延层顶部宽度较小，可以提高形成的鳍式场效应晶体管的集成度。
进一步，本发明的技术方案中，采用选择性外延工艺在凹槽内形成外延层，可以根据待形成鳍式场效应晶体管的类型，采用不同的外延层材料。如果所述待形成鳍式场效应晶体管晶体管为P型鳍式场效应晶体管，所述外延层的材料可以是SiGe或Ge，所述外延层材料可以提高空穴的迁移率，从而提高P型鳍式场效应晶体管的性能；如果所述待形成鳍式场效应晶体管晶体管为N型鳍式场效应晶体管，所述外延层的材料可以是Si、SiC或III-V族化合物，所述III-V族化合物可以是GaAs或GaN，所述外延层材料可以提高电子的迁移率，从而提高N型鳍式场效应晶体管的性能。
附图说明
图1是本发明的现有技术的鳍式场效应晶体管的结构示意图；
图2至图7是本发明的实施例的鳍式场效应晶体管的形成过程的结构示意图。
具体实施方式
如背景技术中所述，现有技术形成的鳍式场效应晶体管的性能有待进一步的提高。
研究发现，电子和空穴在半导体材料中的迁移率是不同的，异质材料可以提高载流子的迁移率。例如对于P型鳍式场效应晶体管，所述鳍部的材料采用Ge或SiGe，能够提高P型鳍式场效应晶体管中的空穴载流子的迁移率，从而提高P型鳍式场效应晶体管的性能；对于N型鳍式场效应晶体管，所述鳍部的材料可以是Si、GaAs或GaN，能够使得N型鳍式场效应晶体管具有较高的电子载流子迁移率，从而提高N型鳍式场效应晶体管的性能。
进一步研究发现，现有技术一般通过在硅衬底上形成具有开口的介质层，然后再所述开口内外延生长上述半导体材料形成鳍部。但是由于现有光刻、刻蚀的工艺限制，所述开口的宽度的限制使得鳍部顶部宽度较大，不利于芯片集成度的提高。
本发明的实施例，形成侧壁倾斜的鳍部之后，去除部分高度的鳍部，在所述剩余的鳍部顶部形成异质外延层，提高鳍式场效应晶体管的性能。并且所述异质外延层具有倾斜侧壁，有利于提高芯片集成度。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
请参考图2，提供半导体衬底100，所述半导体衬底100表面形成有侧壁倾斜的伪鳍部200，所述伪鳍部200的顶部宽度小于所述伪鳍部200的底部宽度。
所述半导体衬底100可以是硅或者绝缘体上硅（SOI），所述半导体衬底100也可以是锗、锗硅、砷化镓或者绝缘体上锗，本实施例中所述半导体衬底100的材料为硅。采用体硅衬底作为半导体衬底100可以降低形成鳍式场效应晶体管的成本，并且与现有的平面晶体管的制作工艺兼容。
本实施例中，采用干法刻蚀工艺刻蚀所述半导体衬底100，在所述半导体衬底100表面形成具有倾斜侧壁的伪鳍部。
本实施例中，所述干法刻蚀工艺采用的刻蚀气体为HBr和Cl2的混合气体作为刻蚀气体，O2作为缓冲气体，其中HBr的流量为50sccm～1000sccm，Cl2的流量为50sccm～1000sccm，O2的流量为5sccm～20sccm，压强为5mTorr～50mTorr，功率为400W～750W，O2的气体流量为5sccm～20sccm，温度为40℃～80℃，偏置电压为100V～250V。
本实施例中，采用上述工艺对半导体衬底刻蚀形成若干分立的伪鳍部200。所述伪鳍部200的侧壁倾斜，使得所述伪鳍部200的顶部宽度小于所述伪鳍部200的底部宽度。本实施例中，所述伪鳍部200的侧壁与半导体衬底100表面所成的锐角角度为70°～95°。
本实施例中，形成的所述伪鳍部200的高度为60nm～200nm，所述伪鳍部200的顶部宽度小于20nm，使得后续形成的外延层的顶部宽度也较小，有利于提高集成度。
请参考图3，在所述半导体衬底100表面形成介质层300，所述介质层300的表面与伪鳍部200的表面齐平。
所述介质层300的材料可以是氧化硅、氮氧化硅、碳氧化硅等绝缘介质材料。本实施例中，所述介质层300的材料为氧化硅。
所述介质层300作为后续形成的鳍式场效应晶体管的栅极结构与半导体衬底之间的隔离结构，以及相邻鳍部之间的隔离结构。
形成所述介质层300的方法包括：在所述半导体衬底100表面沉积介质材料，所述介质材料覆盖半导体衬底表面以及所述伪鳍部，所述介质材料的表面高于伪鳍部的顶部表面；以所述伪鳍部的顶部表面为研磨停止层，采用化学机械研磨工艺对所述介质材料进行平坦化，形成介质层300，使所述介质层300的表面与伪鳍部200的顶部表面齐平。
请参考图4，去除部分高度的伪鳍部200（请参考图3），形成凹槽201和位于所述凹槽201底部的剩余的部分伪鳍部202。
可以采用干法或湿法刻蚀工艺去除所述部分高度的伪鳍部200。本实施例中，采用湿法刻蚀工艺去除所述部分高度的伪鳍部200形成凹槽201，所述湿法刻蚀采用的刻蚀溶液为KOH溶液，采用湿法刻蚀工艺，可以充分去除凹槽201内的伪鳍部材料，确保后续在凹槽201内外延形成的外延层的质量。
所述凹槽201的深度为伪鳍部200（请参考图3）的总高度的1/2～3/5。所述凹槽的深度小于伪鳍部200的高度，可以降低凹槽201的深宽比，从而降低后续在凹槽201内外延形成外延层的难度，提高后续形成的外延层的质量。
本实施例中，所述伪鳍部200（请参考图3）的高度为60nm～200nm，相应的所述凹槽201的深度为30nm～120nm。
后续在所述凹槽201内外延形成外延层作为形成鳍式场效应晶体管的有源区，所述外延层能够提高鳍式场效应晶体管的载流子的迁移率，从而提高鳍式场效应晶体管的性能。并且，由于所述伪鳍部200（请参考图3）具有倾斜的侧壁，所以刻蚀所述伪鳍部形成的凹槽201也具有倾斜的侧壁，所述凹槽的顶部宽度小于底部宽度，使得后续形成的外延层也具倾斜的侧壁，外延层顶部宽度也小于底部宽度，从而可以提高鳍式场效应晶体管的集成度，也有利于后续在所述外延层两侧形成侧墙。
形成所述凹槽201后，还可以对所述凹槽201下方的剩余的部分伪鳍部202进行离子注入。
本实施例中，所述离子注入的掺杂离子为C，注入能量为1keV～10keV，剂量为5E13atom/cm2～5E15atom/cm2。对所述部分伪鳍部202进行离子注入之后，在所述部分伪鳍部202内形成穿通阻挡层（Punch Through Stop Layer，PTSL），可以提高后续形成的鳍式场效应晶体管的穿通电压，提高鳍式场效应晶体管的性能。
在本发明的其他实施例中，也可以在所述凹槽201底部外延形成碳掺杂的外延硅层作为穿通阻挡层。所述碳掺杂的外延硅层的形成工艺可以是原位掺杂工艺。
在本发明的其他实施例中，也可以不形成所述穿通阻挡层。
请参考图5，在所述凹槽201（请参考图4）内沉积半导体材料形成外延层203，所述外延层203的表面与介质层300的表面齐平。
可以采用选择性外延工艺形成所述外延层，并且根据待形成鳍式场效应晶体管的类型，采用不同的外延层材料。
如果所述待形成鳍式场效应晶体管晶体管为P型鳍式场效应晶体管，所述外延层的材料可以是SiGe或Ge；如果所述待形成鳍式场效应晶体管晶体管为N型鳍式场效应晶体管，所述外延层的材料可以是Si、SiC或III-V族化合物，所述III-V族化合物可以是GaAs或GaN。
本实施例中，所述待形成鳍式场效应晶体管晶体管为P型鳍式场效应晶体管，所述外延层的材料为SiGe。具体的，采用选择性外延工艺在所述凹槽201内形成外延层，采用的选择性外延工艺的反应温度为600℃～1100℃，压强为1托～500托，硅源气体是SiH4或SiH2Cl2，锗源气体为GeH4，还包括HCl气体以及H2，其中硅源气体、锗源气体、HCl的流量均为1sccm～1000sccm，H2的流量是0.1slm～50slm。
在所述凹槽201内填充满所述外延层材料之后，以所述介质层300为停止层，采用化学研磨工艺，对所述外延材料层进行平坦化，形成与介质层300表面齐平的外延层203。
所述外延层203作为有源区，后续在所述外延层203表面形成栅极结构，晶体管的沟道区域位于所述外延层203内，能够有效提高鳍式场效应晶体管的载流子迁移率，提高所述鳍式场效应晶体管的性能。
所述外延层203内还可以具有掺杂离子，所述掺杂离子可以是N型或P型离子，用于调节形成的鳍式场效应晶体管的阈值电压。对于N型掺杂的外延层203，所述掺杂离子至少包括：至少包括P、As、Sb中的一种离子；对于P型掺杂的外延层203，所述掺杂离子至少包括：至少包括B、Ga、In中的一种离子。所述N型或P型掺杂离子的浓度小于2E18atom/cm3。
可以在所述凹槽内生长外延层材料的同时，进行原位掺杂工艺，对所述外延层材料进行掺杂，从而形成N型或P型掺杂的外延层203，也可以在形成所述外延层203之后，对所述外延层203进行N型或P型离子注入，从而形成N型或P型掺杂的外延层203。可以通过调节所述外延层内的N型或P型离子的掺杂浓度，调节后续形成的鳍式场效应晶体管的阈值电压。
请参考图6，刻蚀所述介质层300（请参考图5），是所述刻蚀后的介质层301的表面低于外延层203的表面。
采用干法刻蚀工艺刻蚀所述介质层300（请参考图6），形成表面低于外延层203介质层301，所述介质层301作为后续形成的鳍式场效应晶体管的栅极结构与半导体衬底100之间的隔离结构，并且所述绝缘层401还可以作为相邻外延层203上分别形成的鳍式场效应晶体管之间的隔离结构。
请参考图7，在所述介质层301表面形成横跨并覆盖部分外延层203的栅极结构400。
所述栅极结构400包括位于部分介质层301表面和部分外延层203表面的栅介质层401以及位于所述栅介质层401表面的栅极402。所述外延层203的侧壁倾斜，能够降低在其表面形成栅介质层401和栅极402的难度，提高所述栅极结构400与所述外延层203之间的界面质量，从而提高鳍式场效应晶体管的质量。
在形成所述栅极结构400之后，在所述栅极结构400两侧的外延层203内形成源/漏极（图中未示出）。
本实施例中，所述栅极结构400同时覆盖两个相邻的外延层203，形成具有具有两个鳍部的晶体管。
在本发明的其他实施例中，相邻外延层203表面的栅极结构可以断开，分别形成两个相邻的鳍式场效应晶体管。
在本发明的其他实施例中，可以采用本实施例中的方法在不同的凹槽内形成不同材料的外延层，从而在半导体衬底上同时形成具有不同鳍部材料的P型和N型鳍式场效应晶体管晶体管。
本实施例中，还包括在所述栅极结构以及外延层的侧壁表面形成侧墙（图中未示出）。由于所述外延层203的侧壁倾斜，在形成所述侧墙的过程中，易于在所述外延层203表面沉积侧墙材料层，使得形成的侧墙与外延层侧壁之间粘附性更好，界面质量更好。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种鳍式场效应晶体管的形成方法，其特征在于，包括： 
提供半导体衬底，所述半导体衬底表面形成有侧壁倾斜的伪鳍部，所述伪鳍部的顶部宽度小于底部宽度； 
在所述半导体衬底表面形成介质层，所述介质层的表面与伪鳍部的表面齐平； 
去除部分高度的伪鳍部，形成凹槽； 
在所述凹槽内沉积半导体材料形成外延层，所述外延层的表面与介质层的表面齐平。 
2.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述伪鳍部的侧壁与半导体衬底表面所成的锐角角度为70°～95°。 
3.根据权利要求2所述的鳍式场效应晶体管的形成方法，其特征在于，采用干法刻蚀工艺形成所述伪鳍部。 
4.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述凹槽的深度为伪鳍部总高度的1/2～3/5。 
5.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述伪鳍部的高度为60nm～200nm，所述凹槽的深度为30nm～120nm。 
6.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述伪鳍部的顶部宽度小于20nm 。
7.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，形成所述凹槽之后，对所述凹槽下方的剩余部分伪鳍部进行离子注入。 
8.根据权利要求6所述的鳍式场效应晶体管的形成方法，其特征在于，所述离子注入的掺杂离子为C，注入能量为1keV～10keV，剂量为5E13atom/cm2～5E15atom/cm2。 
9.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，形成所述凹槽之后，在所述凹槽底部的剩余部分伪鳍部表面形成碳掺杂的外延层。 
10.根据权利要求8所述的鳍式场效应晶体管的形成方法，其特征在于，所述碳掺杂的外延层的形成工艺为原位掺杂工艺。 
11.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述外延层的材料为Si、SiGe、SiC、Ge或III-V族化合物。 
12.根据权利要求11所述的鳍式场效应晶体管的形成方法，其特征在于，所述III-V族化合物为GaAs、GaN。 
13.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述外延层内掺杂有N型离子，所述N型离子至少包括P、As、Sb中的一种离子。 
14.根据权利要求13所述的鳍式场效应晶体管的形成方法，其特征在于，所述N型离子的掺杂浓度小于2E18atom/cm3。 
15.根据权利要求13所述的鳍式场效应晶体管的形成方法，其特征在于，对所述外延层进行掺杂的方法为原位掺杂工艺。 
16.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述外延层内掺杂有P型离子，所述P型离子至少包括B、Ga、In中的一种离子。 
17.根据权利要求16所述的鳍式场效应晶体管的形成方法，其特征在于，所述P型离子的掺杂浓度小于2E18atom/cm3。 
18.根据权利要求16所述的鳍式场效应晶体管的形成方法，其特征在于，对所述外延层进行掺杂的方法为原位掺杂工艺。 
19.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述介质层的形成方法包括：在所述半导体衬底表面形成介质材料层，所述介质材料层覆盖所述伪鳍部的表面；以所述伪鳍部的顶部表面为研磨停止层，对所述介质材料层进行平坦化，形成所述介质层，使所述介质层的表面与伪鳍部的顶部表面齐平。 
20.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，还包括：形成所述外延层之后，回刻蚀所述介质层，使所述介质层的表面低于 外延层的顶部表面；在所述介质层表面形成位于部分外延层表面的横跨所述外延层的栅极结构；在所述栅极结构两侧的部分外延层内形成源/漏极。 
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Citations (4)

* Cited by examiner, † Cited by third party
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US20130102130A1 (en) * 2011-10-20 2013-04-25 International Business Machines Corporation Bulk fin-field effect transistors with well defined isolation
CN103187306A (zh) * 2011-12-28 2013-07-03 台湾积体电路制造股份有限公司 用于半导体再生长的方法
CN103199019A (zh) * 2012-01-05 2013-07-10 台湾积体电路制造股份有限公司 具有垂直鳍状件的鳍式场效应晶体管及其形成方法
CN104008962A (zh) * 2013-02-27 2014-08-27 台湾积体电路制造股份有限公司 用于缺陷钝化以减少finfet器件的结泄漏的结构和方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130102130A1 (en) * 2011-10-20 2013-04-25 International Business Machines Corporation Bulk fin-field effect transistors with well defined isolation
CN103187306A (zh) * 2011-12-28 2013-07-03 台湾积体电路制造股份有限公司 用于半导体再生长的方法
CN103199019A (zh) * 2012-01-05 2013-07-10 台湾积体电路制造股份有限公司 具有垂直鳍状件的鳍式场效应晶体管及其形成方法
CN104008962A (zh) * 2013-02-27 2014-08-27 台湾积体电路制造股份有限公司 用于缺陷钝化以减少finfet器件的结泄漏的结构和方法

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