CN104347479A - 用于双大马士革结构的蚀刻方法 - Google Patents

用于双大马士革结构的蚀刻方法 Download PDF

Info

Publication number
CN104347479A
CN104347479A CN201310324006.XA CN201310324006A CN104347479A CN 104347479 A CN104347479 A CN 104347479A CN 201310324006 A CN201310324006 A CN 201310324006A CN 104347479 A CN104347479 A CN 104347479A
Authority
CN
China
Prior art keywords
layer
dielectric layer
holes
hole
kinds
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310324006.XA
Other languages
English (en)
Other versions
CN104347479B (zh
Inventor
傅俊
戴海燕
杨晓松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201310324006.XA priority Critical patent/CN104347479B/zh
Publication of CN104347479A publication Critical patent/CN104347479A/zh
Application granted granted Critical
Publication of CN104347479B publication Critical patent/CN104347479B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种用于双大马士革结构的蚀刻方法,所述蚀刻方法包括如下步骤:在一介电层中形成贯穿介电层的密布的和稀疏的两种通孔,向两种通孔内均匀涂布填满抗反射层;进行软烤后采用回蚀刻工艺,使所述抗反射层的表面一与所述介电层的表面平齐后,停止所述回蚀刻工艺;进行预烤,当所述通孔中的抗反射层的留量达到预定值时,停止所述预烤,通过同时优化抗反射层的覆盖和蚀刻,解决了通孔中抗反射层的均匀性及提高了通孔中的抗反射层的留量,解决了高密度的通孔与其底部连接的蚀刻停止层所存在的剥离问题,以及简化了工艺流程,使通孔中填充抗反射层和蚀刻的2次工序简化为1次,简约了制造成本。

Description

用于双大马士革结构的蚀刻方法
技术领域
本发明属于半导体制造领域,尤其涉及一种用于双大马士革结构的蚀刻方法。
背景技术
铜互连双大马士革工艺通常先进行通孔的蚀刻,在通孔形成之后,涂布抗反射层(BARC)并填充通孔,然后再蚀刻导线用的沟槽且与通孔互联,并向通孔和沟槽中填充铜,以完成双大马士革结构的制造。
目前,在双大马士革结构的后段互联制造过程中可以采用0.11/0.13μm LG工艺制作密布的通孔(也包括90纳米节点回蚀刻工艺)。如以图1所示的流程图为例,对现有的一双大马士革结构的制造方法进行说明:
步骤1,在一层间金属层(Inter Metal)1上淀积一用氮化硅(SiN)材料形成的蚀刻终止层2,在所述蚀刻终止层2上采用旋涂工艺形成氟化玻璃(FSG)层3,在FSG层3上制作密布的通孔4-1和稀疏的通孔4-2,然后向通孔内填充BARC层(图中未示)、进行高温预烤(Hard bake)(预烤温度为180℃,预烤时间为90s(秒))、再进行一段时间的回蚀刻工艺。由于通孔4-1的密度比通孔4-2的密度大,经过高温预烤后,通孔4-1中的BARC层的收缩速率比通孔4-2中的BARC层的收缩速率快,因此,所述的预烤会在回蚀刻工艺的过程中造成过蚀刻,导致密布的通孔中的BARC层被完全蚀刻掉而曝露出SiN层2,当SiN层2曝露后,促使密布的通孔更容易被蚀刻而导致其深度H1比稀疏的通孔的深度H2短,如图2a所示。
步骤2,再蚀刻沟槽,并向通孔和沟槽中填充金属层(Total Metal)6,使具有密布的通孔的区域所承受的来自于金属层的应力远大于该区域的粘附力,从而导致该区域与其连接的底层会产生剥离的问题,如图2b所示。步骤1和步骤2构成了一种标准工艺,即只进行一次BARC层的涂覆以及对所述的BARC层进行的高温预烤,然后采用回蚀刻工艺使BARC层的表面停留在通孔的蚀刻终端。剥离问题的产生会使产品损失率增加1%。
为了解决剥离问题,以图3所示的流程图为例,对现有技术提供的另一种双大马士革结构的制造方法进行说明:
步骤10,如图4a所示,在一层间金属层10上淀积一蚀刻终止层20,在所述蚀刻终止层20上形成FSG层30,在FSG层30的表面沉积氮氧化硅(SiON)层40,蚀刻所述SiON层40和FSG层30,在所述刻蚀终止层20停止刻蚀,形成分布稀疏的和密布的两种通孔50-1、50-2,向两种通孔内均匀涂布BARC层60-1并填充两种通孔。
步骤20,如图4b所示,在高温下进行预烤,然后再进行一段时间的回蚀刻工艺,以去掉1/3左右的BRAC层60-1。
由于通孔50-1的密度比通孔50-2的密度大,经过高温预烤后,通孔50-1中的BARC层的收缩速率比通孔50-2中的BARC层的收缩速率快,当去掉1/3左右的BRAC层后,停止回蚀刻工艺时,发现密布的通孔50-1中的BARC层的表面与分布在稀疏的通孔50-2中的BARC层的表面存在一数值较大的高度差H3。
步骤3,如图4c所示,为了消除所述的高度差H3,需再向两种通孔内均匀涂布BARC层60-2并填充两种通孔。
步骤4,如图4d所示,再在高温下进Hard bake,然后再进行回蚀刻工艺。
如此一来,当停止回蚀刻工艺时,发现密布的通孔中的BARC层的表面与分布在稀疏的通孔中的BARC层的表面存在的高度差的数值减少。然后,再蚀刻沟槽,并向通孔和沟槽中填充金属层,则不会出现密布的通孔中的BARC层被过蚀刻掉而曝露出SiN层的风险,从而克服了密布的通孔会剥离底层的问题。但是,这种制造方法周期长,为双大马士革结构的后段互联制造的标准工艺的两倍,工艺也复杂,成本亦自然增加。
发明内容
本发明的目的在于提供一种用于双大马士革结构的蚀刻方法,以缩短双大马士革结构制造的周期,降低工艺难度,缩减制造成本。
为了解决上述问题,本发明提供一种用于双大马士革结构的蚀刻方法,所述蚀刻方法包括如下步骤:
在一介电层中形成贯穿介电层的密布的和稀疏的两种通孔,向两种通孔内均匀涂布填满抗反射层;
进行软烤后采用回蚀刻工艺,使所述抗反射层的表面一与所述介电层的表面平齐后,停止所述回蚀刻工艺;
进行预烤,当所述通孔中的抗反射层的留量达到预定值时,停止所述预烤。
进一步的,在一介电层中形成贯穿介电层的密布的和稀疏的两种通孔,向两种通孔内均匀涂布填满抗反射层的步骤之前,还包括:形成一层间金属层,在所述层间金属层上淀积一蚀刻终止层,在所述蚀刻终止层上淀积所述介电层。
进一步的,在一介电层中形成贯穿介电层的密布的和稀疏的两种通孔,向两种通孔内均匀涂布填满抗反射层的步骤之前,还包括:形成一层间金属层,在所述层间金属层上淀积一蚀刻终止层,在所述蚀刻终止层上淀积所述介电层,在所述介电层淀积一氮氧化硅层。
进一步的,所述两种通孔由上至下贯穿氮氧化硅层、介电层。
优选的,所述蚀刻终止层使用的材料为氮化硅。
优选的,所述软烤的工艺参数为:温度为130℃,时间为90s。
进一步的,进行预烤,当所述通孔中的抗反射层的留量达到预定值时,停止所述预烤的步骤后,还包括:形成沟槽,并向所述通孔和沟槽中填充金属,以形成双大马士革结构的后段互联。
优选的,所述金属为铜或铝中的一种。
与现有技术相比,本发明公开的一种用于双大马士革结构的蚀刻方法,包括如下步骤:在一介电层中形成贯穿介电层的密布的和稀疏的两种通孔,向两种通孔内均匀涂布填满抗反射层;进行软烤后采用回蚀刻工艺,使所述抗反射层的表面一与所述介电层的表面平齐后,停止所述回蚀刻工艺;进行预烤,当所述通孔中的抗反射层的留量达到预定值时,停止所述预烤。本发明通过同时优化抗反射层的覆盖和蚀刻,解决了通孔中抗反射层的均匀性及提高了通孔中的抗反射层的留量,解决了高密度的通孔与其底部连接的蚀刻停止层所存在的剥离问题,以及简化了工艺流程,使通孔中填充抗反射层和蚀刻的2次工序简化为1次,简约了制造成本。
附图说明
图1为现有技术实施例一中的双大马士革结构的制造方法的流程示意图;
图2a和图2b为现有技术实施例一中的双大马士革结构的制造方法的剖面结构示意图;
图3为现有技术实施例二中的双大马士革结构的制造方法的流程示意图;
图4a至图4d为现有技术实施例二中的双大马士革结构的制造方法的剖面结构示意图;
图5为本发明一实施例中的用于双大马士革结构的蚀刻方法;
图6a至图6c为本发明一实施例中的用于双大马士革结构的蚀刻方法的剖面结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂,下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施,本领域技术人员可以在不违背本发明内涵的情况下做类似推广,因此本发明不受下面公开的具体实施的限制。
以图5所示的流程示意图为例,结合图6a至图6c,,对本发明提供的一种用于双大马士革结构的蚀刻方法进行详细说明。所述用于双大马士革结构的蚀刻方法包括如下步骤:
在步骤S1中,参见图6a,向一介电层100进行蚀刻,从而形成两种通孔,分别为密布的通孔200-1和分布稀疏的通孔200-2,所述的两种通孔均贯穿介电层,然后向所述的两种通孔内均匀涂布抗反射层300并填满通孔。所述介电层100可以为FSG或低K介电材料等中的一种。
其中,所述介电层100淀积在一蚀刻终止层400的表面上,而所述蚀刻终止层400淀积在一层间金属层500的表面上。所述蚀刻终止层400使用的材料为氮化硅(SiN)。
如所述介电层100的表面还淀积一氮氧化硅层(SiON)600,则所述两种通孔200-1、200-2由上至下贯穿氮氧化硅层600、介电层100,露出所述蚀刻终止层400的表面。
在步骤S2中,参见图6b,先对所述抗反射层300进行软烤,所述软烤的工艺参数为:温度为130℃,时间为90s,软烤的主要目的是将抗反射层300中的水蒸发去掉。所以,所述软烤之后,所述抗反射层300收缩变化不明显,通孔分布密度高的区域所存在的抗反射层的高度比其他区域所存在的抗反射层的高度略低,即高度差h1不明显。然后,采用回蚀刻工艺,当所述抗反射层的表面与所述介电层的表面平齐后,停止所述回蚀刻工艺。
此时,密布的通孔中的抗反射层比分布稀疏的通孔中的抗反射层更先与所述介电层的表面平齐,由于进行软烤后的两种通孔中的抗反射层的变化程度差异也不大,因此回蚀刻工艺后两种通孔中存在的抗反射层的高度差h2不明显。所以,在执行本步骤的过程中不存在过蚀刻的问题。
在步骤S3中,参见图6c,再进行预烤,所述软烤的工艺参数为:温度为180℃,时间为90s,预烤的主要目的是将抗反射层300中的溶剂蒸发去掉,并且可增加抗反射层300与通孔四周之间附着力。当所述通孔中的抗反射层的留量达到预定值时,停止所述预烤,所述预定值由实际产品的工艺要求确定。此时,抗反射层的高度差h3数值也很小,在通孔中分布均匀。
由于抗反射层化学交连温度较高,通常在180℃以上,本发明利用这一特点将对抗反射层的预烤步骤放到了对抗反射层的回蚀刻工艺步骤之后,而只在抗反射层进行填充和覆盖的步骤完成后,对抗反射层只进行简单的软烤,以达到去水的目的,同时在抗反射层的回蚀刻工艺步骤中省略了过蚀刻的步骤,如此可以解决通孔中抗反射层的均匀性以及可以在通孔中获得更多的抗反射层的留量。
在步骤S3之后,再蚀刻形成沟槽,并向所述通孔和沟槽中填充金属,以形成双大马士革结构的后段互联。所述的金属为铜或铝中的一种。
由于高密度的通孔中抗反射层的留量得以提高,如此可以解决高密度的通孔与其底部连接的蚀刻停止层所存在的剥离问题。此外,本发明还简化了工艺流程,使通孔中填充抗反射层和蚀刻的2次工序简化为1次,简约了制造成本。
本发明虽然以较佳实施例公开如上,但其并不是用来限定权利要求,任何本领域技术人员在不脱离本发明的精神和范围内,都可以做出可能的变动和修改,因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims (8)

1.一种用于双大马士革结构的蚀刻方法,其特征在于,包括如下步骤:
在一介电层中形成贯穿介电层的密布的和稀疏的两种通孔,向两种通孔内均匀涂布填满抗反射层;
进行软烤后采用回蚀刻工艺,使所述抗反射层的表面一与所述介电层的表面平齐后,停止所述回蚀刻工艺;
进行预烤,当所述通孔中的抗反射层的留量达到预定值时,停止所述预烤。
2.如权利要求1所述的用于双大马士革结构的蚀刻方法,其特征在于,在一介电层中形成贯穿介电层的密布的和稀疏的两种通孔,向两种通孔内均匀涂布填满抗反射层的步骤之前,还包括:
形成一层间金属层,在所述层间金属层上淀积一蚀刻终止层,在所述蚀刻终止层上淀积所述介电层。
3.如权利要求1所述的用于双大马士革结构的蚀刻方法,其特征在于,在一介电层中形成贯穿介电层的密布的和稀疏的两种通孔,向两种通孔内均匀涂布填满抗反射层的步骤之前,还包括:
形成一层间金属层,在所述层间金属层上淀积一蚀刻终止层,在所述蚀刻终止层上淀积所述介电层,在所述介电层淀积一氮氧化硅层。
4.如权利要求3所述的用于双大马士革结构的蚀刻方法,其特征在于,所述两种通孔由上至下贯穿氮氧化硅层、介电层。
5.如权利要求2或4所述的用于双大马士革结构的蚀刻方法,其特征在于,所述蚀刻终止层使用的材料为氮化硅。
6.如权利要求1所述的用于双大马士革结构的蚀刻方法,其特征在于,所述软烤的工艺参数为:温度为130℃,时间为90s。
7.如权利要求1所述的用于双大马士革结构的蚀刻方法,其特征在于,进行预烤,当所述通孔中的抗反射层的留量达到预定值时,停止所述预烤的步骤后,还包括:
形成沟槽,并向所述通孔和沟槽中填充金属,以形成双大马士革结构的后段互联。
8.如权利要求7所述的用于双大马士革结构的蚀刻方法,其特征在于,所述金属为铜或铝中的一种。
CN201310324006.XA 2013-07-29 2013-07-29 用于双大马士革结构的蚀刻方法 Active CN104347479B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310324006.XA CN104347479B (zh) 2013-07-29 2013-07-29 用于双大马士革结构的蚀刻方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310324006.XA CN104347479B (zh) 2013-07-29 2013-07-29 用于双大马士革结构的蚀刻方法

Publications (2)

Publication Number Publication Date
CN104347479A true CN104347479A (zh) 2015-02-11
CN104347479B CN104347479B (zh) 2017-11-14

Family

ID=52502809

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310324006.XA Active CN104347479B (zh) 2013-07-29 2013-07-29 用于双大马士革结构的蚀刻方法

Country Status (1)

Country Link
CN (1) CN104347479B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106019816A (zh) * 2016-05-16 2016-10-12 上海华力微电子有限公司 一种减少光刻胶中毒的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060110941A1 (en) * 2004-11-22 2006-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method of improving via filling uniformity in isolated and dense via-pattern regions
CN101355034A (zh) * 2007-07-27 2009-01-28 中芯国际集成电路制造(上海)有限公司 光刻图案的形成方法和双镶嵌结构的制造方法
CN101399187A (zh) * 2007-09-26 2009-04-01 中芯国际集成电路制造(上海)有限公司 形成膜层的方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060110941A1 (en) * 2004-11-22 2006-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method of improving via filling uniformity in isolated and dense via-pattern regions
CN101355034A (zh) * 2007-07-27 2009-01-28 中芯国际集成电路制造(上海)有限公司 光刻图案的形成方法和双镶嵌结构的制造方法
CN101399187A (zh) * 2007-09-26 2009-04-01 中芯国际集成电路制造(上海)有限公司 形成膜层的方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106019816A (zh) * 2016-05-16 2016-10-12 上海华力微电子有限公司 一种减少光刻胶中毒的方法
CN106019816B (zh) * 2016-05-16 2019-08-20 上海华力微电子有限公司 一种减少光刻胶中毒的方法

Also Published As

Publication number Publication date
CN104347479B (zh) 2017-11-14

Similar Documents

Publication Publication Date Title
CN102683274B (zh) 应用于铜互连的空气间隔工艺
US8980723B2 (en) Multiple depth vias in an integrated circuit
CN103236475B (zh) 深沟槽隔离的led发光单元的电极桥接方法
CN102082114B (zh) 双大马士革结构的形成方法
TW200518222A (en) Method of filling structures for forming via-first dual damascene interconnects
CN104576764A (zh) 一种集成无源器件及其制造方法
JP6808460B2 (ja) 半導体装置及びその製造方法
CN104217993A (zh) 铜互连工艺
CN104347479A (zh) 用于双大马士革结构的蚀刻方法
CN102354684B (zh) 布线结构的形成方法
CN103050433A (zh) 半导体的接触孔结构及其制作方法
CN104465728A (zh) 分离栅功率器件的栅极结构及工艺方法
TWI512895B (zh) 形成半導體裝置的雙鑲嵌結構的方法以及由其製造的半導體裝置
CN104600027B (zh) 一种tsv通孔的制备工艺
KR20130115935A (ko) 반도체 금속배선내 에어갭 형성 방법
CN103377987B (zh) 半导体结构的形成方法及处理方法
CN202307877U (zh) 布线结构
CN100499070C (zh) 双镶嵌结构的制作方法
CN102420169A (zh) 通孔填充牺牲材料的超厚顶层金属双大马士革工艺
CN112382609B (zh) 双大马士革工艺方法
KR100373346B1 (ko) 반도체소자의 본딩패드 제조 방법
CN101355034A (zh) 光刻图案的形成方法和双镶嵌结构的制造方法
CN108122820B (zh) 互连结构及其制造方法
KR100449026B1 (ko) 트렌치를 이용한 금속구조물 제조방법
CN108133896B (zh) 半导体芯片的金属连线制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant