CN104335224A - 神经元电路及其方法 - Google Patents

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Abstract

一种穿刺域异步神经元电路，包括第一穿刺到指数电路，其用于在神经元输入端模拟活动动力学并将电压尖峰转换为指数；第一可调增益电路，其用于模拟稳态的可塑性，该第一可调增益电路耦接到第一电压型尖峰指数输出，并具有第一电流输出；神经元核心电路，其耦接到所述第一电流输出以模拟神经元核心，并具有尖峰编码电压输出；滤波器和比较器电路，其耦接到所述尖峰编码电压输出，并具有增益控制输出，其耦接到所述第一可调增益电路以控制所述第一可调增益电路的增益；延迟可调电路，其用于模拟轴突延迟，耦接到尖峰编码电压输出，具有轴突延迟输出。

Description

神经元电路及其方法
相关申请的交叉引用
本申请涉及并要求2012年7月25日提交的美国临时专利申请N0.61/675,736的权利，在此将全部公开的内容并入本文。
关于联邦基金声明
本发明是在美国政府合同HRL0011-09-C-0001的支持下作出的。美国政府在本发明中享有一定的权利。
技术领域
本公开涉及神经处理，尤其涉及神经元电路。更具体而言，本公开涉及具有可编程活动动力学(kinetic dynamic)、稳态可塑性和轴突延迟的尖峰域神经元电路。
背景技术
人类大脑包括约1011个神经元和1015个神经键。形成人类大脑的神经元、神经键以及它们的网络是非常复杂的生物系统。图1A示出了生物神经元的简化图。在图1A中，神经元接收若干刺激性输入电流信号(i1,i2,i3…)并产生单个输出信号Vout。图1B示出了典型的输出信号的示例。其包括一连串的尖峰，这些尖峰为短时脉冲。输出信息被编码成这些尖峰(t1,t2…)的时序。
附图1C示出了神经键电路的简化模型。神经键的输入端被指定为接收突触前神经元的输出电压信号。该电压被称为突触前输入电压并被表示为Vpre。神经键的输出端被指定为将电流提供到突触后神经元的输入节点中。该神经键的输出电流被表示为is。
神经元计算机已用于模仿神经元和神经键的行为，并且已提出模仿它们行为的电路。在2011年6月12日提交的美国专利申请No.13/151,763中，J.Cruz-Albercht、P.Petre和N.Srinivasa描述了一种“High-Order Time Encoded Based Neuron Circuit”。所描述的电路具有多个生物机制，但不包括模拟活动动力学、稳态可塑性和轴突延迟的特征的电路。
活动动力学是指与神经元的神经键相关联的信号动力学。特别地，活动动力学是指来自尖峰输入端的神经键输出响应的时间演化。这个时间响应具有指数衰减的形状。稳态可塑性是指神经元网络相对于神经网络活动性调节它们自身的应激性的的能力。这种自我调节用于将长时间内的输出平均尖峰率发展成目标值。轴突延迟是指一个轴突中的延迟，轴突一般传导电脉冲离开神经元的细胞体。该延迟与尖峰通过轴突的时间相关联。轴突将产生尖峰的神经元核心连接到接收该尖峰的延迟版本的目标神经键。
在2010年10月26日发布的美国专利No.7,822,698中，J.Cruz-Albercht和P.Petre描述了“Spike Domain and Pulse DomainNon-Linear Processors”。美国专利No.7,822,698中描述的神经元电路具有尖峰域特征但是不包括模拟活动动力学、稳态可塑性和轴突延迟的特征的电路。
J.Cruz-Albercht、M.Yung和Srinivasa在“Energy-EfficientNeuron,Synapse and STDP Circuits”(IEEE Trans.on BiomedicalCircuits and Systems,pp.246-256，Vol.6,No.3，2012年6月)中描述了另一种电路。该电路确实描述了神经元核心但是不包括任何提供关于活动动力学、稳态可塑性和轴突延迟的特征的电路。
J.Lazzaro在“Low-Power Silicon Spiking Neurons and Axons”(IEEE Symposium on Circuitry and Systems,pp.2220-2223,1992年)中还描述了另一种电路。该论文描述了一种稳态可塑性和活动动力学的电路。然而，与神经元相关联的神经键的每个输入端都需要一个电容器，这将需要很多的电容器。
C.Bartolozzi等在“Silicon Synaptic Homoestasis)”(BrainInspired Cognitive Systems,2006年10月)中描述了一种轴突延迟类型的电路。但是，该电路针对每个延迟级需要两个电容器。
需要一种克服现有技术中上述不足的电路。鉴于模仿包括约1011神经元和1015个神经键的人类大脑的挑战，因此期望在更精确地模仿神经元和神经键的生物学特性的同时减少电路的复杂度。本公开的实施例就是从这些和其他的需求出发。
发明内容
在公开的第一实施例中：一种尖峰域异步神经元电路，包括：第一尖峰到指数电路，其用于在神经元输入端模拟活动动力学并将电压尖峰转换为指数，该第一尖峰到指数电路具有多个第一电压型尖峰域输入，并具有第一电压型尖峰指数输出；第一可调增益电路，其用于模拟稳态可塑性，所述第一可调增益电路耦接到第一电压型尖峰指数输出，并具有第一电流输出；神经元核心电路，其耦接到所述第一电流输出，以模拟神经元核心，并具有尖峰编码电压输出；滤波器和比较器电路，其耦接到所述尖峰编码电压输出，并具有增益控制输出，所述增益控制输出耦接到所述第一可调增益电路以控制所述第一可调增益电路的增益；可调延迟电路，其用于模拟轴突延迟，所述可调延迟电路耦接到尖峰编码电压输出，并具有轴突延迟输出。
在公开的另一实施例中，一种提供尖峰域异步神经元电路的方法，包括：形成用于在神经元输入端模拟活动动力学并将电压尖峰转换为指数的第一尖峰到指数电路，该第一尖峰到指数电路具有多个第一电压型尖峰域输入，并具有第一电压型尖峰指数输出；形成用于模拟稳态可塑性的第一可调增益电路，其耦接到第一电压型尖峰指数输出，并具有第一电流输出；形成神经元核心电路，其耦接到所述第一电流输出以模拟神经元核心，并具有尖峰编码电压输出；形成滤波器和比较器电路，其耦接到所述尖峰编码电压输出，并具有输出端，该输出端耦接到所述第一可调增益电路的增益控制以控制所述第一可调增益电路的增益；形成用于模拟轴突延迟的延迟调整电路，其耦接到尖峰编码电压输出，并具有轴突延迟输出。
通过后面的详细说明和附图，这些特征和其他特征将变得更加清楚。在附图和说明中，附图标记表示不同的特征，相同的附图标记在全部附图和说明中表示相同的特征。
附图说明
图1A和图1B分别示出了根据现有技术的生物神经元的简化图和根据现有技术的神经元的典型输出信号的示例；
图1C示出了根据现有技术的神经键电路的简化模型；
图2是根据本公开的具有可编程活动动力学、稳态可塑性和轴突延迟的异步尖峰神经元电路的框图；
图3示出了来自根据本公开的图2中所示的电路框图的典型的输出波形；
图4A是图2的尖峰到指数块的电路图，图4B示出了根据本公开的尖峰到指数块的典型的输入波形的示例和的典型的输出波形的示例；
图5示出了根据本公开的图2的可调节增益块和滤波和比较块的电路图；
图6A示出了根据本公开的神经元核心电路图，并且图6B示出了神经元核心电路的典型的输出波形；
图7A示出了根据本公开的图6A的磁滞比较器的输入输出传输特性，图7B示出了磁滞比较器的电路图，图7C示出了磁滞比较器中的跨导放大器的输入输出传输特性；
图8A示出了根据本公开的图2和图6A的神经元核心的另一电路图，并且图8B示出了根据本公开的图8A的电路的典型的输出波形；
图8C示出了根据本公开的图2的神经元核心的电路图的另一实施例；
图9A示出了图2的延迟级块的电路，图9B示出了根据本公开的延迟级块的一个延迟级的电路图；
图10示出了根据本公开的图2的尖峰到指数块的输入和输出的典型波形和图2的神经元核心的输出的模拟；
图11示出了根据本公开的图2的尖峰到指数块的输入和输出的典型波形、图2的神经元核心的输出、图2的延迟级块的输出、和尖峰到指数块的输入的TISI(尖峰间距)和延迟级块的输出的TISI的模拟。
具体实施方式
下面的描述中，将对大量的具体细节进行阐述以清楚地描述在本文中公开的各种特定实施例。然而，本领域技术人员将理解，在没有以下讨论的全部特定细节的情况下也可以实现当前所声明的发明。在其他实施例中，将不对众所周知的特征进行描述，以避免模糊本发明。
图2示出了根据本公开的具有可编程活动动力学、稳态可塑性和轴突延迟的异步尖峰神经元电子电路10的结构图。可以将该电路用作实现大型并行神经元电子系统的基本元件来进行处理。所述异步尖峰神经元电子电路10只需要少量的内部电容器来实现大量的效果，从而允许在相对小的区域中以相对低的功率来实现所述电路10。这非常重要，因为电容器的数量可能是实现在集成电路中的神经元网络的密集度的限制因素。在电路10中，针对一组n个神经键只有一个电容器。例如，在具有5000个神经键的网络中，电路10的使用可以将神经元和神经键的网络中的电容器的数量减少5000个。
附图3示出了一个来自图2中所述电路框图10的典型的输出波形44。如图2所示，神经元网络具有多个电路10。一个电路的输出44可以连接到另一个电路10的一个或多个输入端，因此，如图3所示，输入14和18具有相同的波形。一般而言，电路10之间的互连性会非常复杂。
电路10具有多组输入。将第一组n个输入标记为input11到input1n14。将第二组m个输入标记为input21到input2m 18。n个输入的数目与m个输入的数目可以不同。所有的输入都是电压类型的尖峰域信号。电路10具有单个输出44，该输出44也是电压类型尖峰域信号。
所有的信号都是异步的。如图3所示，输出信号44只有两个可能的幅值，即，高和低。将输出信号44中的信息全部编码成稳幅异步尖峰的时序。
尖峰到指数(spike-to-exponential)级12和尖峰到指数级16用于在神经元的输入处实现可编程活动动力学。分别连接到尖峰到指数级12和尖峰到指数级16的输出端的可调增益单元24和可调增益单元26由滤波器和比较器电路28控制并实现稳态可塑性。尖峰到指数级12和16和可调增益单元24和26一起作为模拟神经键的行为的电路。神经元核心36连接到可调增益单元24和可调增益单元26的输出之和34，并可模仿积分发放神经元。神经元核心36将电流信号i34转换为电压信号y38，该电压信号y38是尖峰编码的。延迟段40连接到神经元核心36的输出端并实现轴突延迟。
电路10具有各种控制信号。control_k113和control_k215用于为尖峰到指数电路12和尖峰到指数电路16设置内部时间常量以在神经元输入端实现可编程活动动力学。control_h 29用于为所述滤波器和比较器28和可调增益电路24和26设置目标神经元尖峰率以实现稳态可塑性。control_d用于为轴突延迟电路40设置目标延迟。
信号v120和v222分别是尖峰到指数块12和尖峰到指数块16的电压输出。信号v1是输入input11到input1n 14的函数，信号v2是输入input21到input2m 18的函数。信号i130和i232分别是可调增益块24和可调增益块26的电流输出。信号i130和i232是电压信号v120和v222的量化版本(scaled version)。信号i 34是i130和i232的和，并且作为神经元核心36的输入。信号y 38是神经元核心36的输出，并被提供为延迟状态40的输入。
图4A是图2中尖峰到指数块12的电路图。尖峰到指数电路12具有一个或多个输入放大器70、积分器74、和包括具有可变增益的放大器76和加法器72的负反馈电路。积分器74可通过具有电容器和由时间常数控制器控制的可变电阻器的集成电路实现。可变增益放大器76可以通过可变电阻器实现。
图4B示出了尖峰到指数块的典型输入波形14的示例和典型输出波形20的示例。如图4B所示，输入input11到inputin 14是电压尖峰序列。如图4B所示的简化仿真示例中只有一个输入(即input11)是活跃的并具有尖峰，而且只绘制了这个输入。一般而言，多个输入14是活跃的并具有尖峰。如图4B所示，多个输入尖峰被转换为输出20，该输出20急剧拉升到高电平并随之指数衰减到低电平。可以将该输出称作尖峰指数。
图5示出了图2中的可调增益模块24、26和滤波器和比较器模块的电路图。可调增益模块24和可调增益模块26可以分别由跨导放大器84和跨导放大器86实现。跨导放大器84和跨导放大器86的输入分别是信号v120和信号v222。跨导放大器84和跨导放大器86的输出分别是电流i130和电流i232。跨导放大器84和跨导放大器86的跨导增益为g，可通过滤波器和比较器模块28的输出端处的信号85来调节跨导增益。
跨导放大器84具有内部选通电路，当v120小于可编程阈值时，该内部选通电路将输出电流i130置为0。类似地，跨导放大器86可以具有内部选通电路，当v222小于可编程阈值时，该内部选通电路将输出电流i232置为0。
滤波器和比较器模块28具有低通滤波器80，低通滤波器80的输入端连接到神经元核心36的输出y 38。比较器82连接到低通滤波器80的输出端和control_h 29，并且比较器输出信号85。control_h 29用于设置整个神经元电路的期望的长期目标输出尖峰率。
图6A示出了图2的神经元核心36的电路图，该电路可以具有电流源54、电容器50和磁滞比较器52。图6B示出了神经元核心36的输出y 38的典型输出波形。
图7A示出了图6A的磁滞比较器52的输出输入传输特性，示出了当尖峰开始时，将输出y设置为电压VOH，直到尖峰结束。然后，将该电压重置为VOL。尖峰的开始和结束分别由VM-Thr和VM_Reset确定。图7B示出了磁滞比较器52的实施例的电路图，该磁滞比较器52具有带有正反馈64的非线性跨导放大器60和电阻62。图7C示出了磁滞比较器52中的跨导放大器60的输出输入传输特性，示出了跨导放大器60的增益大于1/Rq，其中Rq为电阻62的电阻值。
图8A示出了图2和图6A的神经元核心36的电路图的一个实施例。图8A的电路用电容器50、磁滞比较器52和压控电流源54实现神经元核心。如图8A所示，压控电流源54由两个串联的场效应晶体管120和场效应晶体管124实现，场效应晶体管120的栅极连接到设定电压VPW，场效应晶体管124的栅极连接到反相器122的输出端，反相器122的输入端连接到磁滞比较器60的输出端。图8B示出了在输入34是直流(DC)的情况下图8A的神经元核心电路的输出38的晶体管级模拟的典型输出波形。该电路的能耗非常低，约每尖峰0.4pJ，并且输出y 38是电压尖峰序列。
图8C为根据本公开的用于实现图2的神经元核心36的电路的替代实施例。该实施例是积分发放神经元并执行以下等式：
C d v m dt = i - v m R + V B R
电路150只有一个电容140、电阻器142、开关144和比较器146。输出38控制开关144打开或者将比较器146的正输入连接到Vreset。比较器146的负输入连接到Vth，其执行阈值。当电容器140充电超过Vth时，输出y 38控制所述开关144闭合，从而使所述电容器140放电，于是输出y 38控制所述开关打开，从而重复上述过程。
图9A示出了图2的延迟级块40的电路图，该电路具有输入y 38、一系列延迟级90、92、94和96、和选择器98。选择器98由control_d42控制并选择输出y 38、延迟级90的输出、延迟级92的输出、延迟级94的输出或者延迟级96的输出。所以，control_d作为数字控制在无延迟或4个可能的延迟值中选择。选择器98的输出端是具有可编程活动动力学、稳态可塑性和轴突延迟的异步尖峰神经元电子电路10的输出端。
图9B示出了根据本公开的一个延迟级的电路图。每个延迟级可以具有触发电路(flip flop)100、跨导放大器102、电容器110和比较器106。操作中，电流id对电容器110充电直到vd 104达到参考值reference_d 108。reference_d 108可以用作模拟控制。当电容器被充电到电平reference_d 108时，开关112闭合，并且所述电容器110放电，重置触发电路使得输入电压再次对电容器110充电，并且所述开关112打开。
在集成电路的实现中，可以按照差动电路来实现延迟级。差动电路的一个实施例使用两个触发电路、两个放大器、两个电容器和一个差动比较器。
图10示出了电路10的典型波形的模拟，显示了图2的尖峰到指数块12的输入14和输出20和图2的神经元核心36的输出y 38。如图10所示，如所期望的，多个输入尖峰被转换为指数。
图11示出了电路10的典型波形的模拟，显示了图2的尖峰到指数模块12的输入14和输出20、图2的神经元核心36的输出y 38、图2的延迟级模块40的输出44。还示出了尖峰到指数模块12的输入14的TISI(尖峰间距)和延迟级模块40的输出44的TISI。如所期望的，输入14被转换成具有一系列指数的信号v120。如所期望的，神经元核心36的输出y 38为尖峰系列。该模拟示例中，在时刻10ms，随着输入尖峰频率增大以及尖峰间周期减小，输出信号14的活度(activity)突然增加。在时刻t＝10ms，如所期望的，神经元核心输出y 48的尖峰率也增加。如所期望的，最终输出44是输出y 38的延迟版本。
图11的底部曲线示出了输入14和输出44的TISI。在该模拟示例中，输入14的TISI在时刻t＝10ms突然减小。时，如所期望的，输出44的TISI在时刻t＝10ms也减小。之后，TISI缓慢增加，这也是所期望的。这由图5的电路实现，该电路将神经元的尖峰率还原到长期目标值。
一种提供尖峰域异步神经元电路的方法可以包括步骤：形成用于在神经元输入处模拟活动动力学并将电压尖峰转换为指数的第一尖峰到指数电路，该第一尖峰到指数电路具有多个第一电压型尖峰域输入，并具有第一电压型尖峰指数输出；形成用于模拟稳态可塑性的第一可调增益电路，该第一可调增益电路耦接到第一电压型尖峰指数输出，并具有第一电流输出；形成神经元核心电路，该神经元核心电路耦接到所述第一电流输出以模拟神经元核心，并具有尖峰编码电压输出；形成滤波器和比较器电路，该滤波器和比较器电路耦接到所述尖峰编码电压输出，并具有输出端，该输出端耦接到所述第一可调增益电路的增益控制以控制所述第一可调增益电路的增益；以及形成用于模拟轴突延迟的可调延迟电路，该可调延迟电路耦接到尖峰编码电压输出，并具有轴突延迟输出。
该方法可以进一步包括步骤：形成用于在神经元输入端模拟活动动力学并将电压尖峰转换为指数的第二尖峰到指数电路，该第二尖峰到指数电路具有多个第二电压型尖峰域输入，并具有第二电压型尖峰指数输出；以及形成用于模拟稳态可塑性的第二可调增益电路，该第二可调增益电路耦接到所述第二电压型尖峰指数输出，并具有第二电流输出。增益控制输出耦接到所述第二可调增益电路以控制第二可调增益电路的增益，将第一电流输出与所述第二电流输出相加以形成总电流输出，并且神经元核心耦接到所述总电流输出。
以上示出的对示例性和优选实施例的详细描述的目的在于根据法规要求对本发明进行展示和公开。其目的并非穷举或将本发明限于所描述的(多个)具体形式中，而仅用于使得本领域其他技术人员可以理解本发明如何可适于特定的用途或实施方式。对本领域从业技术人员来说，进行修改和改变的可能性是显而易见的。对可包含容差、特征尺寸、特定操作条件、工程标准等的示例性实施例的描述并不意味着限制，其可以在各种实施方式之间改变或随着本领域的状态改变而改变，其并不暗含任何限制。申请人根据现有技术的状态作出了本公开，但仍然预期进一步改进，并且可以通过考虑这些改进(即未来的“现有技术”)使得本发明在未来仍然适用。其目的在于，本发明的范围由本文的权利要求书及其可适用的等同方案所限定。除非明确指出，否则权利要求书中的涉及的单数形式并非意味着“一个和仅一个”。此外，对于本发明任何元素、组件、或方法、过程步骤，不管这些元素、组件、或步骤是否在权利要求书中明确地要求保护，它们都不意味着无偿贡献给公众。本发明的元素除非采用短语“装置，用于…”来清楚地引用，否则不能根据美国法典第35卷第112节第6段来解释权利要求的元素，并且本文中的步骤除非采用“包括…的步骤”来清楚地引用，否则也不能根据上述条款来解释权利要求的方法或过程步骤。
优选包括本文描述的所有元件、部件和步骤。需要了解的是任何这些元件、部件和步骤都可被其它元件、部件和步骤替换或全部删除，这对领域内的技术人员是显而易见的。
本文至少公开了如下内容:一种尖峰域异步神经元电路，其包括：第一尖峰到指数电路，其用于在神经元输入端模拟活动动力学并将电压尖峰转换为指数；第一可调增益电路，其用于模拟稳态可塑性，所述第一可调增益电路耦接到第一电压型尖峰指数输出，并具有第一电流输出；神经元核心电路，其耦接到所述第一电流输出以模拟神经元核心，并具有尖峰编码电压输出；滤波器和比较器电路，其耦接所述尖峰编码电压输出，并具有增益控制输出，所述增益控制输出耦接到所述第一可调增益电路以控制所述第一可调增益电路的增益；以及可调延迟电路，其用于模拟轴突延迟，所述可调延迟电路耦接到尖峰编码电压输出，并具有轴突延迟输出。
构思
本公开陈述了至少以下构思：
构思1.一种尖峰域异步神经元电路，其包括：
第一尖峰到指数电路，其用于在神经元输入端模拟活动动力学并将电压尖峰转换为指数，所述第一尖峰到指数电路具有多个第一电压型尖峰域输入，并具有第一电压型尖峰指数输出；
第一可调增益电路，其用于模拟稳态可塑性,所述第一可调增益电路耦接到第一电压型尖峰指数输出，并具有第一电流输出；
神经元核心电路，其耦接到所述第一电流输出以模拟神经元核心，并具有尖峰编码电压输出；
滤波器和比较器电路，其耦接到所述尖峰编码电压输出，并具有增益控制输出，所述增益控制输出耦接到所述第一可调增益电路以控制所述第一可调增益电路的增益；以及可调延迟电路，其用于模拟轴突延迟,所述可调延迟电路耦接到尖峰编码电压输出，并具有轴突延迟输出。
构思2.如构思1所述的电路，还包括：
第二尖峰到指数电路，其用于在神经元输入端模拟活动动力学并将电压尖峰转换为指数，所述第二尖峰到指数电路具有多个第二电压型尖峰域输入，并具有第二电压型尖峰指数输出；
第二可调增益电路，其用于模拟稳态可塑性,所述第二可调增益电路耦接到所述第二电压型尖峰指数输出，并具有第二电流输出；
其中，所述增益控制输出耦接到所述第二可调增益电路以控制所述第二可调增益电路的增益；
其中，将所述第一电流输出与所述第二电流输出相加以形成总电流输出；并且，
其中，所述神经元核心耦接到所述总电流输出。
构思3.如构思2所述的电路，还包括：
第一时间常数控制器，其耦接到所述第一尖峰到指数电路以调整所述第一尖峰到指数电路的活动动力学；
第二时间常数控制器，其耦接到所述第二尖峰到指数电路以调整所述第二尖峰到指数电路的活动动力学；
神经元尖峰率控制器，其耦接到所述第一滤波器和比较器电路以设置目标神经元尖峰率；和
延迟控制器，其耦接到所述可调延迟电路以设置目标轴突延迟。
构思4.如构思2所述的电路，其中：
所述第一电压型尖峰指数输出和所述第二电压型尖峰指数输出中的每一个具有急剧拉升到高电平并随之指数衰减到低电平的电压信号。
构思5.如构思1、2、3或4所述的电路，其中：
所述轴突延迟输出包括在高幅值和低幅值之间交替的电压型尖峰域信号；
其中，所述电压型尖峰域信号中的信息按照所述信号的时序被编码。
构思6.如构思2、3或4所述的电路，其中所述第一尖峰到指数电路和所述第二尖峰到指数电路中的每一个包括：
多个放大器，每个放大器耦接到多个第一电压型尖峰域输入或多个第二电压型尖峰域输入中的相应的一个；和
积分器,其耦接到各放大器的输出端。
构思7.如构思6所述的电路，其中，所述积分器包括具有由相应的第一时间常数控制器或第二时间常数控制器控制的可变增益的负反馈的积分器。
构思8.如构思6所述的电路，其中，所述积分器包括：
电容器；和，
可变电阻器，其由相应的第一时间常数控制器或第二时间常数控制器控制。
构思9.如构思2、3、4或6所述的电路，其中：
所述第一可调增益电路包括第一跨导放大器，所述第一跨导放大器具有由所述增益控制输出控制的增益；以及
所述第二可调增益电路包括第二跨导放大器，所述第二跨导放大器具有由所述增益控制输出控制的增益。
构思10.如构思2、3、4、6或9所述的电路，其中，所述第一滤波器和比较器电路包括：
低通滤波器，其耦接到所述神经元核心电路的所述尖峰编码电压输出；和
比较器，所述比较器的一个输入端耦接到所述低通滤波器，另一输入端耦接到神经元尖峰率控制器，以设置目标神经元尖峰率；
其中，所述比较器的输出是增益控制输出，所述增益控制输出耦接到所述第一可调增益电路以控制所述第一可调增益电路的增益，并耦接到所述第二可调增益电路以控制第二可调增益电路的增益。
构思11.如构思2、3、4、6、9或10所述的电路，其中，所述神经元核心电路包括：
压控电流源；
电容器；和
磁滞比较器，其中，所述磁滞比较器的输入端、所述压控电流源的输出端和所述电容器耦接到所述总电流输出；并且
其中，所述压控电流源由所述磁滞比较器的输出控制。
构思12.如构思11所述的电路，其中，磁滞比较器包括：
具有正反馈的非线性跨导放大器；和
电阻器。
构思13、如构思12所述的电路，其中，所述压控电流源包括：
第一晶体管,其耦接到电压源；
第二晶体管,其耦接到所述第一晶体管；和
反相器,其耦接到所述跨导放大器的输出端和所述第二晶体管。
构思14.如构思1、2、3、4、6、9、10或11所述的电路，其中，所述神经元核心电路包括：
电容器；
电阻器，其与所述电容器并联；
开关；和
比较器，其具有正输入端、负输入端和输出端,所述正输入端连接到所述电容器、所述电阻器和所述开关，所述负输入端连接到Vth电压；
其中，所述输出端控制所述开关打开或者闭合以将所述比较器的正输入端连接到Vreset电压；以及
其中，当所述电容器充电到高于Vth时，所述输出端控制所述开关闭合，以使所述电容器放电，于是所述输出端控制所述开关打开，从而重复该过程。
构思15.如构思1、2、3、4、6、9、10、11或14所述的电路，其中，所述神经元核心电路是积分发放神经元，并且执行以下等式：
C d v m dt = i - v m R + V B R .
构思16.如构思1、2、3、4、6、9、10、11、14或15所述的电路，其中，所述可调延迟电路包括：
多个串联的延迟级；
选择器,其具有轴突延迟输出端；
控制器,其耦接到所述选择器；
其中，所述控制器在所述轴突延迟输出端或所述多个延迟级中的任意一个的输出端之间进行选择。
构思17.如构思16所述的电路，其中，所述延迟级包括：
触发电路；
跨导放大器,其耦接到所述触发电路；
电容器,其耦接到所述跨导放大器；
比较器,其耦接到所述电容器和参考电压；和
开关；
其中，当所述电容器上的电压达到所述参考电压时，所述开关闭合，所述电容器放电，并且重置所述触发电路以使得输入电压重新对所述电容器充电，并且所述开关打开。
构思18.如构思1、2、3、4、6、9、10、11、14或15所述的电路，其中，所述可调延迟电路包括：
差动电路，其包括两个触发电路、两个放大器、两个电容器和一个差动比较器。
构思19.一种提供尖峰域异步神经元电路的方法，包括步骤：
形成用于在神经元输入端模拟活动动力学并将电压尖峰转换为指数的第一尖峰到指数电路，，所述第一尖峰到指数电路具有多个第一电压型尖峰域输入，并具有第一电压型尖峰指数输出；
形成用于模拟稳态可塑性的第一可调增益电路，所述第一可调增益电路耦接到所述第一电压型尖峰指数输出，并具有第一电流输出；
形成神经元核心电路，所述神经元核心电路耦接到所述第一电流输出以模拟神经元核心，并具有尖峰编码电压输出；
形成滤波器和比较器电路，所述滤波器和比较器电路耦接到所述尖峰编码电压输出，并且具有增益控制输出,所述增益控制输出耦接到所述第一可调增益电路以控制所述第一可调增益电路的增益；
形成用于模拟轴突的可调延迟电路，所述可调延迟电路耦接到所述尖峰编码电压输出，并具有轴突延迟输出。
构思20、如构思19所述的方法，其还包括步骤：
形成用于在神经元输入端模拟活动动力学并将电压尖峰转换为指数的第二尖峰到指数电路，所述第二尖峰到指数电路具有多个第二电压型尖峰域输入，并具有第二电压型尖峰指数输出；以及
形成用于模拟稳态可塑性的第二可调增益电路，所述第二可调增益电路耦接到所述第二电压型尖峰指数输出，并具有第二电流输出；
其中，所述增益控制输出耦接到所述第二可调增益电路以控制所述第二可调增益电路的增益；
其中，将所述第一电流输出与所述第二电流输出相加以形成总电流输出；并且，
其中，所述神经元核心耦接到所述总电流输出。
构思21、如构思20所述的方法，还包括步骤：
提供第一时间常数控制器，其耦接到所述第一尖峰到指数电路以调整所述第一尖峰到指数电路的活动动力学；
提供第二时间常数控制器，其耦接到所述第二尖峰指数电路以调整所述第二尖峰到指数电路的活动动力学；
提供神经元尖峰率控制器，其耦接到所述第一滤波器和比较器电路以设置目标神经元尖峰率；并且，
提供延迟控制电路，其耦接到所述可调延迟电路以设置目标轴突延迟。
构思22、如构思20所述的方法，其中：
所述第一电压型尖峰指数输出和所述第二电压型尖峰指数输出中的每一个具有急剧拉升到高电平并随之指数衰减到低电平的电压信号。
构思23、如构思19或20所述的方法，其中：
所述轴突延迟输出包括在高幅值和低幅值之间交替的电压型尖峰域信号；
其中，所述电压型尖峰域信号中的信息按照所述信号的时序来进行编码。

Claims (23)

1.一种尖峰域异步神经元电路，包括：
第一尖峰到指数电路，其用于在神经元输入端模拟活动动力学并将电压尖峰转换为指数，所述第一尖峰到指数电路具有多个第一电压型尖峰域输入，并具有第一电压型尖峰指数输出；
第一可调增益电路，其用于模拟稳态可塑性,所述第一可调增益电路耦接到第一电压型尖峰指数输出，并具有第一电流输出；
神经元核心电路，其耦接到所述第一电流输出以模拟神经元核心，并具有尖峰编码电压输出；
滤波器和比较器电路，其耦接到所述尖峰编码电压输出，并具有增益控制输出，所述增益控制输出耦接到所述第一可调增益电路以控制所述第一可调增益电路的增益；以及
可调延迟电路，其用于模拟轴突延迟,所述可调延迟电路耦接到尖峰编码电压输出，并具有轴突延迟输出。
2.如权利要求1所述的电路，还包括：
第二尖峰到指数电路，其用于在神经元输入端模拟活动动力学并将电压尖峰转换为指数，所述第二尖峰到指数电路具有多个第二电压型尖峰域输入，并具有第二电压型尖峰指数输出；
第二可调增益电路，其用于模拟稳态可塑性,所述第二可调增益电路耦接到所述第二电压型尖峰指数输出，并具有第二电流输出；
其中，所述增益控制输出耦接到所述第二可调增益电路以控制所述第二可调增益电路的增益；
其中，将所述第一电流输出与所述第二电流输出相加以形成总电流输出；并且，
其中，所述神经元核心耦接到所述总电流输出。
3.如权利要求2所述的电路，还包括：
第一时间常数控制器，其耦接到所述第一尖峰到指数电路以调整所述第一尖峰到指数电路的活动动力学；
第二时间常数控制器，其耦接到所述第二尖峰到指数电路以调整所述第二尖峰到指数电路的活动动力学；
神经元尖峰率控制器，其耦接到所述第一滤波器和比较器电路以设置目标神经元尖峰率；和
延迟控制器，其耦接到所述可调延迟电路以设置目标轴突延迟。
4.如权利要求2所述的电路，其中：
所述第一电压型尖峰指数输出和所述第二电压型尖峰指数输出中的每一个具有急剧拉升到高电平并随之指数衰减到低电平的电压信号。
5.如权利要求1所述的电路，其中：
所述轴突延迟输出包括在高幅值和低幅值之间交替的电压型尖峰域信号；
其中，所述电压型尖峰域信号中的信息按照所述信号的时序被编码。
6.如权利要求2所述的电路，其中所述第一尖峰到指数电路和所述第二尖峰到指数电路中的每一个包括：
多个放大器，每个放大器耦接到多个第一电压型尖峰域输入或多个第二电压型尖峰域输入中的相应的一个；和
积分器,其耦接到各放大器的输出端。
7.如权利要求6所述的电路，其中，所述积分器包括具有由相应的第一时间常数控制器或第二时间常数控制器控制的可变增益的负反馈的积分器。
8.如权利要求6所述的电路，其中，所述积分器包括：
电容器；和，
可变电阻器，其由相应的第一时间常数控制器或第二时间常数控制器控制。
9.如权利要求2所述的电路，其中：
所述第一可调增益电路包括第一跨导放大器，所述第一跨导放大器具有由所述增益控制输出控制的增益；以及
所述第二可调增益电路包括第二跨导放大器，所述第二跨导放大器具有由所述增益控制输出控制的增益。
10.如权利要求2所述的电路，其中，所述第一滤波器和比较器电路包括：
低通滤波器，其耦接到所述神经元核心电路的所述尖峰编码电压输出；和
比较器，所述比较器的一个输入端耦接到所述低通滤波器，另一输入端耦接到神经元尖峰率控制器，以设置目标神经元尖峰率；
其中，所述比较器的输出是增益控制输出，所述增益控制输出耦接到所述第一可调增益电路以控制所述第一可调增益电路的增益，并耦接到所述第二可调增益电路以控制第二可调增益电路的增益。
11.如权利要求2所述的电路，其中，所述神经元核心电路包括：
压控电流源；
电容器；和
磁滞比较器，其中，所述磁滞比较器的输入端、所述压控电流源的输出端和所述电容器耦接到所述总电流输出；并且
其中，所述压控电流源由所述磁滞比较器的输出控制。
12.如权利要求11所述的电路，其中，所述磁滞比较器包括：
具有正反馈的非线性跨导放大器；和
电阻器。
13.如权利要求12所述的电路，其中，所述压控电流源包括：
第一晶体管,其耦接到电压源；
第二晶体管,其耦接到所述第一晶体管；和
反相器,其耦接到所述跨导放大器的输出端和所述第二晶体管。
14.如权利要求1所述的电路，其中，所述神经元核心电路包括：
电容器；
电阻器，其与所述电容器并联；
开关；和
比较器，其具有正输入端、负输入端和输出端,所述正输入端连接到所述电容器、所述电阻器和所述开关，所述负输入端连接到Vth电压；
其中，所述输出端控制所述开关打开或者闭合以将所述比较器的正输入端连接到Vreset电压；以及
其中，当所述电容器充电到高于Vth时，所述输出端控制所述开关闭合，以使所述电容器放电，于是所述输出端控制所述开关打开，从而重复该过程。
15.如权利要求1所述的电路，其中，所述神经元核心电路是积分发放神经元，并且执行以下等式：
C dv m dt = i - v m R + V B R .
16.如权利要求1所述的电路，其中，所述可调延迟电路包括：
多个串联的延迟级；
选择器,其具有轴突延迟输出；
控制器,其耦接到所述选择器；
其中，所述控制器在所述轴突延迟输出或所述多个延迟级中的任意一个的输出之间进行选择。
17.如权利要求16所述的电路，其中，所述延迟级包括：
触发电路；
跨导放大器,其耦接到所述触发电路；
电容器,其耦接到所述跨导放大器；
比较器,其耦接到所述电容器和参考电压；和
开关；
其中，当所述电容器上的电压达到所述参考电压时，所述开关闭合，所述电容器放电，并且重置所述触发电路以使得输入电压重新对所述电容器充电，并且所述开关打开。
18.如权利要求1所述的电路，其中，所述可调延迟电路包括：
差动电路，其包括两个触发电路、两个放大器、两个电容器和一个差动比较器。
19.一种提供尖峰域异步神经元电路的方法，包括：
形成用于在神经元输入端模拟活动动力学并将电压尖峰转换为指数的第一尖峰到指数电路，所述第一尖峰到指数电路具有多个第一电压型尖峰域输入，并具有第一电压型尖峰指数输出；
形成用于模拟稳态可塑性的第一可调增益电路，所述第一可调增益电路耦接到所述第一电压型尖峰指数输出，并具有第一电流输出；
形成神经元核心电路，所述神经元核心电路耦接到所述第一电流输出以模拟神经元核心，并具有尖峰编码电压输出；
形成滤波器和比较器电路，所述滤波器和比较器电路耦接到所述尖峰编码电压输出，并且具有增益控制输出,所述增益控制输出耦接到所述第一可调增益电路以控制所述第一可调增益电路的增益；
形成用于模拟轴突的可调延迟电路，所述可调延迟电路耦接到所述尖峰编码电压输出，延并具有轴突延迟输出。
20.如权利要求19所述的方法，还包括：
形成用于在神经元输入端模拟活动动力学并将电压尖峰转换为指数的第二尖峰到指数电路，所述第二尖峰到指数电路具有多个第二电压型尖峰域输入，并具有第二电压型尖峰指数输出；以及
形成用于模拟稳态可塑性的第二可调增益电路，所述第二可调增益电路耦接到所述第二电压型尖峰指数输出，并具有第二电流输出；
其中，所述增益控制输出耦接到所述第二可调增益电路以控制所述第二可调增益电路的增益；
其中，将所述第一电流输出与所述第二电流输出相加以形成总电流输出；并且，
其中，所述神经元核心耦接到所述总电流输出。
21.如权利要求20所述的方法，还包括：
提供第一时间常数控制器，其耦接到所述第一尖峰到指数电路以调整所述第一尖峰到指数电路的活动动力学；
提供第二时间常数控制器，其耦接到所述第二尖峰指数电路以调整所述第二尖峰到指数电路的活动动力学；
提供神经元尖峰率控制器，其耦接到所述第一滤波器和比较器电路以设置目标神经元尖峰率；并且，
提供延迟控制电路，其耦接到所述可调延迟电路以设置目标轴突延迟。
22.如权利要求20所述的方法，其中：
所述第一电压型尖峰指数输出和所述第二电压型尖峰指数输出中的每一个具有急剧拉升到高电平并随之指数衰减到低电平的电压信号。
23.如权利要求19所述的方法，其中：
所述轴突延迟输出包括在高幅值和低幅值之间交替的电压型尖峰域信号；
其中，所述电压型尖峰域信号中的信息按照所述信号的时序来进行编码。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105787291A (zh) * 2016-01-29 2016-07-20 西安交通大学 一种模拟实现Morris-Lecar神经元模型的电路
WO2018072070A1 (zh) * 2016-10-18 2018-04-26 中国科学院深圳先进技术研究院 神经元电路
CN111695684A (zh) * 2019-03-12 2020-09-22 硅谷介入有限公司 神经元电路
CN113748433A (zh) * 2019-04-25 2021-12-03 Hrl实验室有限责任公司 用于运动检测的基于有源忆阻器的尖峰形成神经形态电路
CN113807242A (zh) * 2021-09-15 2021-12-17 西安电子科技大学重庆集成电路创新研究院 小脑浦肯野细胞复杂尖峰识别方法、系统、设备及应用

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8812414B2 (en) 2011-05-31 2014-08-19 International Business Machines Corporation Low-power event-driven neural computing architecture in neural networks
US8909576B2 (en) * 2011-09-16 2014-12-09 International Business Machines Corporation Neuromorphic event-driven neural computing architecture in a scalable neural network
ES2693114T3 (es) * 2013-05-14 2018-12-07 Alcatel Lucent Procedimiento y aparato para Pujas en Tiempo Real RTB
US9558443B2 (en) 2013-08-02 2017-01-31 International Business Machines Corporation Dual deterministic and stochastic neurosynaptic core circuit
US11501143B2 (en) 2013-10-11 2022-11-15 Hrl Laboratories, Llc Scalable integrated circuit with synaptic electronics and CMOS integrated memristors
US20150220831A1 (en) * 2014-02-06 2015-08-06 Qualcomm Incorporated Short-term synaptic memory based on a presynaptic spike
US9824311B1 (en) * 2014-04-23 2017-11-21 Hrl Laboratories, Llc Asynchronous pulse domain processor with adaptive circuit and reconfigurable routing
US10635971B1 (en) 2014-12-03 2020-04-28 Hrl Laboratories, Llc Method and apparatus for proactive and reactive cognitive control using models of the anterior cingulate cortex and the neuromodulatory system
WO2016190928A2 (en) 2015-02-16 2016-12-01 Hrl Laboratories, Llc Spike domain convolution circuit
US10503999B2 (en) 2015-03-24 2019-12-10 Hrl Laboratories, Llc System for detecting salient objects in images
US10262229B1 (en) 2015-03-24 2019-04-16 Hrl Laboratories, Llc Wide-area salient object detection architecture for low power hardware platforms
CN105357819B (zh) * 2015-11-09 2017-11-03 山东航天电子技术研究所 一种可输出任意轮廓波形和极窄脉冲的光源控制装置
US10147035B2 (en) 2016-06-30 2018-12-04 Hrl Laboratories, Llc Neural integrated circuit with biological behaviors
CN106815636B (zh) * 2016-12-30 2019-03-05 华中科技大学 一种基于忆阻器的神经元电路
FR3064384B1 (fr) * 2017-03-23 2019-05-03 Stmicroelectronics Sa Bloc refractaire pour dispositif integre de neurone artificiel
FR3064383B1 (fr) 2017-03-23 2019-11-15 Stmicroelectronics Sa Dispositif integre de neurone artificiel
KR20180116637A (ko) * 2017-04-17 2018-10-25 에스케이하이닉스 주식회사 듀얼 멤리스터들을 가진 시냅스 및 상기 시냅스를 포함하는 뉴로모픽 소자의 시냅스 어레이
KR102224320B1 (ko) * 2017-12-01 2021-03-09 서울대학교 산학협력단 신경 모방 시스템
EP3729339A4 (en) * 2017-12-19 2021-08-04 Intel Corporation DEVICE, SYSTEM AND METHOD FOR CHANGING A SYNAPTIC WEIGHT WITH A PHASE DIFFERENCE OF A NEURONAL SPIKING NETWORK
WO2020175209A1 (ja) * 2019-02-28 2020-09-03 国立研究開発法人科学技術振興機構 スパイク生成回路、情報処理回路、電力変換回路、検出器および電子回路
US20210103801A1 (en) * 2019-10-03 2021-04-08 International Business Machines Corporation Artificial intelligence hardware with synaptic reuse
EP4310733A1 (en) 2022-07-22 2024-01-24 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Matched feedback integrate-and-fire neuron circuit

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7724168B1 (en) * 2007-10-31 2010-05-25 Hrl Laboratories, Llc Pulse domain linear programming circuit
US7750835B1 (en) * 2006-02-02 2010-07-06 Hrl Laboratories, Llc Analog to digital converter using asynchronous pulse technology
CN101771413A (zh) * 2008-12-31 2010-07-07 南方医科大学 基于神经元工作原理的模数解码方法及装置
CN101971166A (zh) * 2008-03-14 2011-02-09 惠普开发有限公司 神经形态电路
US20120011089A1 (en) * 2010-07-08 2012-01-12 Qualcomm Incorporated Methods and systems for neural processor training by encouragement of correct output
US20120011092A1 (en) * 2010-07-07 2012-01-12 Qualcomm Incorporated Methods and systems for memristor-based neuron circuits
US20120036099A1 (en) * 2010-08-04 2012-02-09 Qualcomm Incorporated Methods and systems for reward-modulated spike-timing-dependent-plasticity
CN102567784A (zh) * 2010-12-08 2012-07-11 国际商业机器公司 合成和激发电子神经元

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3569842A (en) 1968-07-29 1971-03-09 Bendix Corp Pulse delay circuit
US3824411A (en) 1972-06-19 1974-07-16 Rca Corp Pulse delay circuit
NL9201053A (nl) * 1992-06-15 1994-01-03 Koninkl Philips Electronics Nv Switched capacitor ladingspomp, alsmede zaagtandoscillator voorzien van een dergelijke switched capacitor ladingspomp.
US5650739A (en) * 1992-12-07 1997-07-22 Dallas Semiconductor Corporation Programmable delay lines
JP3460913B2 (ja) * 1995-09-29 2003-10-27 旭化成マイクロシステム株式会社 可変遅延時間発生回路とその方法
US5907250A (en) * 1997-05-16 1999-05-25 International Business Machines Corporation Transition detector with timer
FR2766993B1 (fr) * 1997-07-31 1999-10-15 Sgs Thomson Microelectronics Circuit de retard reglable
US6581046B1 (en) * 1997-10-10 2003-06-17 Yeda Research And Development Co. Ltd. Neuronal phase-locked loops
US6052011A (en) * 1997-11-10 2000-04-18 Tritech Microelectronics, Ltd. Fractional period delay circuit
JP3144398B2 (ja) * 1998-10-27 2001-03-12 日本電気株式会社 可変遅延回路
JP2001326562A (ja) * 2000-05-15 2001-11-22 Nec Corp 可変遅延回路
US20040217794A1 (en) * 2003-04-30 2004-11-04 Mark Strysko Propagation delay adjustment circuit
US7822698B1 (en) * 2007-03-23 2010-10-26 Hrl Laboratories, Llc Spike domain and pulse domain non-linear processors
CN101453313B (zh) * 2007-12-06 2013-03-20 鸿富锦精密工业（深圳）有限公司 主从设备通信电路
WO2010025130A1 (en) * 2008-08-28 2010-03-04 Massachusetts Institute Of Technology Circuits and methods representative of spike timing dependent plasticity of neurons
JP5326804B2 (ja) * 2008-09-29 2013-10-30 富士電機株式会社 力率改善電源装置、該電源装置に用いられる制御回路および制御方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7750835B1 (en) * 2006-02-02 2010-07-06 Hrl Laboratories, Llc Analog to digital converter using asynchronous pulse technology
US7724168B1 (en) * 2007-10-31 2010-05-25 Hrl Laboratories, Llc Pulse domain linear programming circuit
CN101971166A (zh) * 2008-03-14 2011-02-09 惠普开发有限公司 神经形态电路
CN101771413A (zh) * 2008-12-31 2010-07-07 南方医科大学 基于神经元工作原理的模数解码方法及装置
US20120011092A1 (en) * 2010-07-07 2012-01-12 Qualcomm Incorporated Methods and systems for memristor-based neuron circuits
US20120011089A1 (en) * 2010-07-08 2012-01-12 Qualcomm Incorporated Methods and systems for neural processor training by encouragement of correct output
US20120036099A1 (en) * 2010-08-04 2012-02-09 Qualcomm Incorporated Methods and systems for reward-modulated spike-timing-dependent-plasticity
CN102567784A (zh) * 2010-12-08 2012-07-11 国际商业机器公司 合成和激发电子神经元

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105787291A (zh) * 2016-01-29 2016-07-20 西安交通大学 一种模拟实现Morris-Lecar神经元模型的电路
WO2018072070A1 (zh) * 2016-10-18 2018-04-26 中国科学院深圳先进技术研究院 神经元电路
CN111695684A (zh) * 2019-03-12 2020-09-22 硅谷介入有限公司 神经元电路
CN113748433A (zh) * 2019-04-25 2021-12-03 Hrl实验室有限责任公司 用于运动检测的基于有源忆阻器的尖峰形成神经形态电路
CN113748433B (zh) * 2019-04-25 2023-03-28 Hrl实验室有限责任公司 用于运动检测的基于有源忆阻器的尖峰形成神经形态电路
CN113807242A (zh) * 2021-09-15 2021-12-17 西安电子科技大学重庆集成电路创新研究院 小脑浦肯野细胞复杂尖峰识别方法、系统、设备及应用

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