CN104321969A

CN104321969A - 具有部分电阻器网络重构的电阻器-2电阻器(r-2r)数模转换器

Info

Publication number: CN104321969A
Application number: CN201380026162.6A
Authority: CN
Inventors: J·A·亚丹扎
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2012-06-19
Filing date: 2013-05-15
Publication date: 2015-01-28
Anticipated expiration: 2033-05-15
Also published as: GB201500514D0; CN104321969B; GB2517890A; GB2517890B; WO2013191823A1; US20130335248A1; US8803722B2

Abstract

一种具有部分电阻器网络重构的电阻器-2电阻器(R-2R)数模转换器(10)。电路包括多个电阻器堆叠(2R0-2R6)。电路还包括使多个电阻器堆叠(2R-2R6)各自分离的多个分离电阻器(1R0-1R5)。电路进一步包括连接到多个电阻器堆叠(2R)的第一电阻器堆叠(2R0)的第一选择电路(SCI)和连接在多个分离电阻器之间的多个选择电路。电路还包括连接到第一电阻器堆叠(2R0)的漏端的端接电阻器堆叠(2RT)。

Description

具有部分电阻器网络重构的电阻器-2电阻器(R-2R)数模转换器

技术领域

本发明涉及半导体结构，并且更具体地涉及具有部分电阻器网络重构的电阻器-2电阻器(R-2R)数模转换器和使用方法。

背景技术

为了实现诸如显示监控器和音频输出之类的人机界面，计算机系统采用数模(DAC)电路，其将数字矢量或地址转换为模拟电压或电流。另外，DAC电路被用在集成电路(IC)内的过多的应用中，以控制、调节、校准或测试更大更复杂的系统。

模拟被用于建立在DAC输出处的最小电压V_min和最大电压V_max，分别如由等式(1)和(2)定义的那样：

V_min＝具有最小化数字地址输入的DAC输出等式(1)；以及

V_max＝具有最大化数字地址输入的DAC输出等式(2)。

这些电压V_max、V_min被用于计算在每个数字地址值处的如由等式(3)至(5)定义的预期DAC输出电压VOUT_EXPECT，以及在相差一位的两个数字地址之间的输出电压值中的预期改变。

VOUT_EXPECT＝(LSB*BIN2DEC(数字地址))+V_min等式(3)；

LSB＝(V_max-V_min)/MAXSTEPS等式(4)；以及

MAXSTEPS＝(2^N-1)，其中N＝数字地址矢量的宽度等式(5)。

一旦取得了用于这些计算的数据，数字地址以一个位增量从其最小值步进到其最大值，同时在每个步长处测量输出电压。理想的DAC输出是阶梯状，其中每个平台或梯面表示数字地址输入的电压等效物，并且电压输出随着数字地址输入从其最低值递增到其最高值而上升。

这些计算还用于确定对DAC电路质量的三个量度：(i)积分非线性(INL)，如由等式(6)定义的那样；(ii)微分非线性(DNL)，如由等式(7)定义的那样；以及(iii)电路的单调性。说明性地，INL＝(VOUT_MEASURED-VOUT_EXPECT)/LSB等式(6)；以及DNL＝(VOUT_{MEASURED(ADDRESS)}-VOUT_{MEASURED(ADDRESS-1)})/LSB等式(7)。

INL是对在每个地址步长下(即在数字地址增加一位时)在DAC输出处的电压测量结果与预测值匹配得多么紧密的测量。DNL是对在每个地址步长下所测量的两个连续地址之间的电压步长与针对被测量DAC计算的理想LSB步长值匹配得多么紧密的测量。期望INL和DNL值在+/-1.0LSB之间。在DAC输出电压的改变方向与数字地址的改变方向相同时，即在数字地址增加，DAC输出电压增加时，并且反之亦然，DAC是单调的。

示例DAC电路包括阶梯DAC和R-2R DAC。阶梯(ladder)DAC包括置于上参考电压供应与接地(或替代地，下参考电压供应)之间的一系列电阻器，例如电阻器阶梯。电阻器阶梯吸收电压供应与接地之间的电流，并充当多抽头分压器。在每个电阻器连接点处的选择开关基于数字地址将阶梯节点选择性地连接到DAC的输出节点。在实施方式中，阶梯DAC需要至少2^N个电阻器和2^N个选择元件，其中N是数字地址中的位的数目。虽然阶梯DAC提供良好的INL、DNL和单调性能，但是物理实现变大，并且电压供应、接地和DAC输出之间的有效阻抗随着位数增加而增加，从而限制瞬态性能。

R-2R DAC包括由分离电阻器分离的多个电阻器堆叠。数字地址的每个位确定是否该数字地址位独有的电阻器堆叠的源端端子是由电压供应或者接地(或替代地，下参考电压供应)驱动的。与最高有效位(MSB)关联的电阻器堆叠的漏端连接到DAC输出。此外，R-2R DAC包括设置在接地和与最低有效位关联的电阻器堆叠的漏端之间的电阻器堆叠。

在使用电阻器和选择元件方面，R-2R DAC是高效的。更具体地，所需要的电阻器的数目由(3*N)+1确定，并且选择元件的数目由2*N确定，其中N是数字地址位的数目。从而，在硅面积以及电压供应、接地和DAC输出之间的阻抗方面，R-2R DAC与阶梯DAC相比是有利的，从而导致更快的瞬态响应。

在R-2R DAC中，最坏情况下的INL和DNL值在半地址切换处发生，例如，在7位DAC中，半地址切换在数字地址从0111111切换到1000000时发生。这是因为在电阻器堆叠(例如与MSB关联的电阻器堆叠)的实际电阻值与电阻器堆叠的理想值之间的因器件失配导致的误差。结果，在半地址切换处，误差将DAC的电压转向相反方向。从而，在半地址切换处，DAC输出步长可能小于LSB的预期值，并且在一些情况下，可能减小，而不是如预期的增加。从而，在半地址切换处，DAC于是变为非单调的。

虽然具有较大电阻器的R-2R DAC提供期望的INL和DNL性能，电阻器的面积远远超过实现选择器件(例如针对R-2R DAC的解码逻辑的晶体管)所需要的面积。因此，在更大的模拟结构中的集成/使用方面，大的电阻器尺寸是不利的。然而，具有较小电阻器面积的R-2R DAC产生不期望的DNL值。进一步，类似于具有较大电阻器的R-2R DAC，最坏情况下的INL和DNL性能在半地址切换处发生。更具体地，在半地址切换处，R-2R DAC于是变为非单调的。

据此，在本领域中存在克服上文中描述的缺陷和限制的需要。

发明内容

在本发明的一个方面中，电路包括多个电阻器堆叠。电路还包括使多个电阻器堆叠中各自分离的多个分离电阻器。电路进一步包括连接到多个电阻器堆叠的第一电阻器堆叠的第一选择电路和连接到多个分离电阻器之间的多个选择电路。电路还包括连接到第一电阻器堆叠的漏端的端接电阻器堆叠。

在本发明的一个方面中，电路包括多个电阻器堆叠。电路还包括使所述数目的电阻器堆叠分离的多个分离电阻器。电路进一步包括连接到多个电阻器堆叠的第一电阻器堆叠的选择电路，选择电路包括缓冲器和或门，并且多个选择电路连接到多个电阻器堆叠的相应剩余一个，多个选择电路包括三态缓冲器。电路还包括连接到第一电阻器堆叠的漏端的端接电阻器堆叠。

在本发明的一个方面中，方法包括提供半地址值(HA)到多个电阻器堆叠。方法还包括基于半地址值确定多个电阻器堆叠的源连接。

在本发明的另一方面中，提供了有形地体现在机器可读存储介质中的设计结构，以用于设计、制造或者测试集成电路。设计结构包括本发明的结构。在进一步的一些实施例中，编码在机器可读数据存储介质上的硬件描述语言(HDL)设计结构包括如下元件：在计算机辅助设计系统中被处理时，生成具有部分电阻器网络重构的R-2R数模转换器的机器可执行表示，其包括本发明的结构。在更进一步的实施例中，在计算机辅助设计系统中提供了一种方法，用于生成具有部分电阻器网络重构的R-2R数模转换器的功能设计模型。方法包括生成具有部分电阻器网络重构的R-2R数模转换器的结构元件的功能表示。

附图说明

本发明被进一步描述在随后的具体实施方式中，参照通过本发明的示例性实施例的非限制性示例的方式指出的多个附图，其中贯穿附图的若干视图，同样的附图标记表示相似的部分，并且其中：

图1示出了依照本发明的一些方面的、具有部分电阻器网络重构的R-2R数模转换器(DAC)；

图2示出了依照本发明的一些方面的、在半地址是0时的具有部分电阻器网络重构的R-2R DAC；

图3示出了依照本发明的一些方面的、在半地址是1时的具有部分电阻器网络重构的R-2R DAC；

图4示出了依照本发明的一些方面的、具有部分电阻器网络重构的备选R-2R DAC；

图5是在半导体设计、制造和/或测试中使用的设计过程的流程图。

具体实施方式

本发明涉及半导体结构，并且更具体地涉及具有部分电阻器网络重构的R-2R数模转换器(DAC)和使用方法。在一些实施例中，具有部分电阻器网络重构的DAC包括由分离电阻器分离的多个电阻器堆叠。另外，具有部分电阻器网络重构的DAC包括连接到公共节点的端接电阻器堆叠，该公共节点在多个电阻器堆叠的第一电阻器堆叠的漏端与多个分离电阻器的第一分离电阻器的漏端之间。通过选择门，端接电阻器堆叠连接到接地(或替代地，下参考电压供应)。在一些实施例中，具有部分电阻器网络重构的DAC还包括连接到公共节点的输出，该公共节点在多个电阻器堆叠的最后电阻器堆叠的漏端与多个分离电阻器的最后分离电阻器之间。

进一步地，在一些实施例中，具有部分电阻器网络重构的DAC包括连接到多个电阻器堆叠中的每个电阻器堆叠的相应选择电路。在一些实施例中，针对多个电阻器堆叠的第一电阻器堆叠的选择电路包括或门和缓冲器，并且针对所有其它电阻器堆叠的选择电路包括三态缓冲器。

根据本发明的一些方面，本发明有利地解决了在半地址处的INL问题，例如，在半地址处使INL值降低到期望水平。更具体地，本发明认识到，最坏情况下的INL值发生在电压为0.5*(VREF1-VREF2)(例如，半地址)处。根据本发明的一些方面，具有部分电阻器网络重构的R-2R DAC在半地址处有利地生成电压，这使INL降低到期望水平。

图1示出了具有部分电阻器网络重构的R-2R DAC。更具体地，具有部分电阻器网络重构的R-2R DAC 10包括多个电阻器堆叠2R₀至2R₆，它们各自将数字地址的位转换成模拟信号。在一些实施例中，电阻器堆叠2R₀至2R₆包括串联的各自具有电阻R的两个电阻器。电阻器堆叠2R₀至2R₆选择性地耦合到相应的电压供应VREF1和接地VREF2。

在一些实施例中，电阻器堆叠2R₀至2R₆由电阻器1R₀至1R₅分离。更具体地，分离电阻器1R₀分离电阻器堆叠2R₀的漏端与电阻器堆叠2R₁的漏端，分离电阻器1R₁分离电阻器堆叠2R₁的漏端与电阻器堆叠2R₂的漏端等。虽然图1的具有部分电阻器网络重构的DAC10被示出具有七个电阻器堆叠，但是本领域普通技术人员应当理解，本发明根据数字地址的长度可以被实现具有任意数目的电阻器堆叠。

在一些实施例中，输出DACOUT被连接到电阻器堆叠2R6的漏端与分离电阻器IR5的漏端之间的公共节点。另外，在一些实施例中，具有部分电阻器网络重构的R-2R DAC 10包括端接电阻器堆叠2R_T，其连接到在电阻器堆叠2R₀的漏端与分离电阻器1R₀的漏端之间的公共节点。在一些实施例中，端接电阻器堆叠2R_T包括具有电阻R的两个电阻器。通过选择门STERM，端接电阻器堆叠2R_T耦合到接地VREF2(或替代地，下参考电压供应)。在一些实施例中，选择门STERM被配置为导通，并且用于平衡具有部分电阻器网络重构的R-2R DAC 10中的其它选择器件的阻抗贡献。

在一些实施例中，具有部分电阻器网络重构的R-2R DAC 10进一步包括耦合到相应电阻器堆叠2R₀至2R₆的选择电路。更具体地，在一些实施例中，耦合到电阻器堆叠2R₀的选择电路SC₁包括缓冲器B0和或门OR0。在一些实施例中，数字地址的最低有效位被提供作为缓冲器B0的输入，并且半地址信号HA和缓冲器B0的输出作为输入被提供到或门OR0。在一些实施例中，在最高有效位是1且所有其它位是0时半地址信号HA发生。例如，在数字地址包括七个位时，半地址HA在数字地址1000000处发生。

在一些实施例中，在HA＝0时，最低有效位控制电阻器堆叠2R₀的源端，并且在HA＝1时，电阻器堆叠2R₀源自电压供应VREF1。更具体地，每当确立半地址信号HA(例如HA＝1)时，选择电路SC₁将电阻器堆叠2R₀的源端驱动到电压供应VREF1；然而，每当不能确立半地址HA(例如HA＝0)时，选择电路SC₁基于最低有效位的值为电阻器堆叠2R₀选择源端。

表1示出了基于半地址HA和最低有效位的针对电阻器堆叠2R₀的源端的真值表。例如，在HA＝0且最低有效位是0时，电阻器堆叠2R₀连接到接地VREF2；然而，在HA＝0且最低有效位是1时，电阻器堆叠2R₀连接到电压供应VREF1。相反，在HA＝1时，电阻器堆叠2R₀源自电压供应VREF1。

表1

HA	最低有效位	源端
			0	0	VREF2
0	1	VREF1
			1	0	VREF1

另外，在一些实施例中，电阻器堆叠2R₁至2R₆选择性地耦合到选择电路，例如三态缓冲器TSB₁至TSB₆。更具体地，电阻器堆叠2R₁至2R₆基于半地址信号HA的值耦合到三态缓冲器TSB₁至TSB₆。例如，在一些实施例中，在HA＝0时，三态缓冲器TSB₁至TSB₆连接到电阻器堆叠2R₁至2R₆。结果，三态缓冲器TSB₁至TSB₆基于所分配的数字地址输入位将电压供应VREF1或接地VREF2驱动到每个电阻器堆叠2R₁至2R₆的源上。例如，电阻器堆叠2R₁接收最低有效位+1(还被称为最高有效位(MSB)-5)以控制电阻器堆叠2R₁的源端等。以此方式，每个电阻器堆叠(例如电阻器堆叠2R₁至2R₆)的源端由关联的数字地址输入位驱动。相反，在HA＝1时，三态缓冲器TSB₁至TSB₆处于三态，使得电阻器堆叠2R₁至2R₆具有高阻抗源端连接。

表2示出了基于半地址信号HA值和提供到电阻器堆叠2R₁至2R₆的相应位值的针对电阻器堆叠2R₁至2R₆的源端的真值表。例如，在HA＝0且相应位值＝0时，电阻器堆叠2R₁至2R₆连接到接地VREF2，并且在HA＝0且相应位值＝l时，电阻器堆叠2R₁至2R₆源于电压供应VREF1。相反，如本领域普通技术人员应当理解的那样，在HA＝1时，三态缓冲器TSB₁至TSB₆处于三态，并且因此电阻器堆叠2R₁至2R₆具有高阻抗源连接。据此，没有电流流动通过电阻器堆叠2R₁至2R₆，并且没有分压发生在电阻器堆叠2R₁至2R₆中。更具体地，在确立半地址HA(例如HA＝1)时，除了最低有效位，针对所有位的三态缓冲器TSB₁至TSB₆进入高阻抗状态，并且堆电阻器2R₁至2R₆不对输出DACOUT做出贡献。相反，在不能确立半地址HA(例如HA＝0)时，高于最低有效位的位对输出DACOUT做出贡献。

表2

HA	相应位值	源端
			0	0	VREF2
0	1	VREF1
			1	0或1	高阻抗

从而，在HA＝0时，具有部分电阻器网络重构的DAC 10像传统R-2R DAC那样起作用；然而，在HA＝1时，电阻器堆叠2R₁至2R₆不对输出DACOUT做出贡献，它们现在形成为在电压供应VREF1与接地VREF2之间的包括电阻器堆叠2R₀和端接电阻器堆叠2R_T的分压器。因为电阻器堆叠2R₀和端接电阻器堆叠2R_T是同样尺寸的并且先前已经看到电阻器堆叠2R₀在最低有效位地址切换中的作用，具有部分电阻器网络重构的R-2R DAC 10的INL值被降低。进一步地，虽然分离电阻器1R₀至1R₅保留在网络中，这些电阻器不对失配做出贡献，因为没有电流流动通过它们。

图2示出了依照本发明的一些方面的在半地址信号HA是0时的具有部分电阻器网络重构的R-2R DAC 10。更具体地，在该配置中，HA＝0并且电阻器堆叠2R₀的源端由最低有效位的值决定。进一步地，在一些实施例中，三态缓冲器TSB₀至TSB₆被启用，即被连接到电阻器堆叠2R₁至2R₆，并且因此电阻器堆叠2R₁至2R₆的源端由它们的相应数字地址位值决定。更具体地，电阻器堆叠2R₁至2R₆在它们的相应位值是1时源自电压供应VREF1，并且在它们的相应位值是0时源自接地VREF2。从而，在该配置中，具有部分电阻器网络重构的R-2R DAC 10像传统R-2R DAC那样起作用。

图3示出了依照本发明的一些方面的在半地址信号HA是1时的具有部分电阻器网络重构的R-2R DAC 10。更具体地，在该配置中，HA＝1并且如本领域普通技术人员应当理解的那样，源电阻器堆叠2R₀通过门OR0被驱动到电压供应VREFl。三态缓冲器TSB₀至TSB₆处于三态，例如具有高阻抗状态，并且结果，电阻器堆叠2R₁至2R₆从电压供应VREFl和接地VREF2被切断。以此方式，电阻器堆叠2R₁至2R₆不对具有部分电阻器网络重构的R-2R DAC 10的电流流动或分压做出贡献。从而，在该配置中，通过电阻器堆叠2R₀与端接电阻器堆叠2R_T之间的分压，具有部分电阻器网络重构的R-2R DAC10生成期望的输出电压。进一步地，虽然分离电阻器1R₀至1R₅保留在具有部分电阻器网络重构的R-2R DAC 10中，但它们不对分压做出贡献。

图4示出了依照本发明的一些方面的具有部分电阻器网络重构的备选R-2R DAC 10'。更具体地，相比于图1，具有部分电阻器网络重构的R-2R DAC 10'包括开关SSHUNT。图4的剩余结构与图1中示出的结构相同。更具体地，具有部分电阻器网络重构的R-2RDAC 10'包括由多个分离电阻器1R₀至1R₅分离的多个电阻器堆叠2R₀至2R₆。具有部分电阻器网络重构的R-2R DAC 10'还包括连接到第一电阻器堆叠2R₀的漏端的端接电阻器堆叠2R_T以及连接到最后电阻器堆叠2R₆的漏端的输出DACOUT。

进一步地，在一些实施例中，具有部分电阻器网络重构的R-2RDAC 10'包括耦合到相应多个电阻器堆叠2R₀至2R₆之一的选择电路。在一些实施例中，针对电阻器堆叠2R₀的选择电路SC₁包括缓冲器B0和或门OR0。根据本发明的一些方面，针对电阻器堆叠2R₁至2R₆的选择电路包括三态缓冲器TSB₁至TSB₆。

在一些实施例中，开关SSHUNT将第一电阻器堆叠2R₀的漏端选择性地耦合到输出DACOUT。更具体地，在HA＝1时开关SSHUNT关闭，并且因此电阻器堆叠2R₀连接到输出DACOUT。以此方式，开关SSHUNT绕过分离电阻器1R₀至1R₅，从而提供到输出DACOUT的较低阻抗路径并且加速转换。相反，在一些实施例中，在HA＝0时，开关SSHUNT打开，并且提供第一电阻器堆叠2R₀与输出DACOUT之间的高阻抗源。

图5图示了多个这样的设计结构，其包括优选由设计过程910处理的输入设计结构920。设计结构920可以是逻辑模拟设计结构，其由设计过程910生成和处理以产生硬件设备的逻辑上等效的功能表示。设计结构920还或替代地可以包括数据和/或程序指令，在由设计过程910处理时，它们生成硬件设备的物理结构的功能表示。无论表示功能和/或结构设计特征，可以使用诸如由核心开发者/设计者实现的之类的电子计算机辅助设计(ECAD)来生成设计结构920。在编码在机器可读数据传输、门阵列或存储介质上时，设计结构920可以由设计过程910内的一个或多个硬件和/或软件模块访问和处理，以模拟以其它方式在功能上表示电子部件、电路、电子或逻辑模块、装置、设备或者系统，诸如在图1至图4中示出的那些。因此，设计结构920可以包括文件或其它数据结构，其包括人和/或机器可读的源代码、编译结构和计算机可执行代码结构，在由设计或模拟数据处理系统处理时，它们在功能上模拟或以它他方式表示电路或硬件逻辑设计的其它水平。这些数据结构可以包括硬件描述语言(HDL)设计实体或者符合和/或兼容诸如Verilog和VHDL之类的较低水平的HDL设计语言和/或诸如C或C++之类的较高水平的设计语言的其它数据结构。

设计过程910优选采用和并入硬件和/或软件模块以用于合成、转化或以其它方式处理在图1至图4中示出的部件、电路、设备或逻辑结构的设计/模拟功能等效物，以生成可以包含诸如设计结构920之类的设计结构的网表980。网表980可以包括例如编译或以其它方式处理的数据结构，其表示导线、离散元件、逻辑门、控制电路、I/O设备、模型等的列表，描述到集成电路设计中的其它元件和电路的连接。可以使用迭代过程合成网表980，在迭代过程中，依赖于针对设备的设计规格和参数，网表980被再合成一次或多次。至于本文中描述的其它设计结构类型，网表980可被记录在机器可读数据存储介质上或者编程到可编程门阵列中。介质可以是诸如磁盘或光盘驱动器、可编程门阵列、紧凑式闪存或其它闪速存储器之类的非易失性存储介质。另外或在替代方案中，介质可以是系统或高速缓冲存储器、缓冲空间或者在其上数据包可以经由因特网或其它适合网络的方式被发送和中间存储的电导或光导设备和材料。

设计过程910可以包括用于处理包括网表980的各种输入数据结构类型的硬件和软件模块。这些数据结构类型可以驻留在例如库元件930内，并且针对给定的制造技术(例如不同的技术节点：32nm、45nm、90nm等)，包括一组常用的元件、电路和设备(包括型号、布局和符号表示)。数据结构类型可以进一步包括设计规格940、表征数据950、验证数据960、设计规则970和测试数据文件985，测试数据文件985可包括输入测试模式、输出测试结果和其它测试信息。设计过程910可以进一步包括例如标准机械设计过程，诸如应力分析、热分析、机械事件仿真、针对诸如铸造、模制和模冲压成形等之类的操作的过程模拟。机械设计领域的普通技术人员可以理解在设计过程910中使用的不脱离本发明的范围和精神的可能的机械设计工具和应用程序的范围。设计过程910还可以包括用于执行诸如定时分析、验证、设计规则检查、放置和路由操作等之类的标准电路设计过程的模块。

设计过程910采用并且将诸如HDL编译器和模拟模型构建工具之类的逻辑和物理设计工具并入到过程设计结构920，连同一些或所有所描绘的支持数据结构以及任何附加的机械设计或数据(如果适用)，以生成第二设计结构990。设计结构990以用于机械设备和结构的数据的交换的数据格式驻留在存储介质或可编程门阵列上(例如，以IGES、DXF、Parasolid XT、JT、DRG或者用于存储或提供这些机械设计结构的任何其它适合格式存储的信息)。类似于设计结构920，设计结构990优选包括一个或多个文件、数据结构或者其它计算机编码的数据或指令，它们驻留在传输或数据存储介质上并且在由ECAD系统处理时，生成图1至图4中示出的本发明的一个或多个实施例的逻辑上或以其它方式功能上等效的形式。在一个实施例中，设计结构990可以包括编译的、可执行的HDL模拟模型，其在功能上模拟图1至图4中示出的设备。

设计结构990还可以采用用于集成电路的布局数据的交换的数据格式和/或符号数据格式(例如，以GDSII(GDS2)、GL1、OASIS、映射文件或者用于存储这些设计数据结构的任何其它合适格式存储的信息)。例如，设计结构990可以包括如下信息：符号数据、映射文件、测试数据文件、设计内容文件、制造数据、布局参数、导线、金属水平、通孔、形状、用于路由通过生产线的数据以及由制造商或其它设计者/开发者所需要用于产生如上面描述和图1至图4中示出的设备或结构的任何其它数据。然后设计结构990可以行进到阶段995，其中例如设计结构990：行进以流片，进入量产阶段，被释放到掩模室，被发送到另一设计室，被发送回客户等。

如上面描述的方法被用在集成电路芯片的制造中。得到的集成电路芯片可以由制造者以未加工的晶片形式(也就是说，作为具有多个未封装芯片的单个晶片)作为裸片或者以封装形式进行分配。在后一种情况下，芯片被安装在单个芯片封装中(诸如塑料载体，具有固定到母板或其它较高级别的载体的引线)或在多芯片封装中(诸如陶瓷载体，其具有表面互连或埋藏互连中的任一者或两者)。在任何情况下，芯片然后与其它芯片、离散电路元件和/或其它信号处理设备集成，作为(a)诸如母板之类的中间产品或者(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，范围从玩具和其它低端应用到具有显示器、键盘或其它输入设备以及中央处理器的高级计算机产品。

为了说明的目的，已经给出了对本发明的各种实施例的描述，但是不旨在是穷举式的或者限于所公开的实施例。对于本领域普通技术人员来说，许多修改和变化将是显而易见的，而不脱离所描述实施例的范围和精神。本文中使用的术语被选择为最好地解释实施例的原理、实际应用或对市场中找到的技术的技术改进，或者使得本领域的其它普通技术人员能够理解本文中公开的实施例。

Claims

1.一种电路，包括：

多个电阻器堆叠；

使所述多个电阻器堆叠各自分离的多个分离电阻器；

连接到所述多个电阻器堆叠的第一电阻器堆叠的第一选择电路；

连接在所述多个分离电阻器之间的多个选择电路；以及

连接到所述第一电阻器堆叠的漏端的端接电阻器堆叠。

2.根据权利要求1所述的电路，其中所述第一选择电路包括缓冲器和或门。

3.根据权利要求2所述的电路，其中：

所述缓冲器的输入被连接到最低有效位；以及

所述或门的第一输入被连接到所述缓冲器的输出并且所述或门的第二输入被连接到半地址值(HA)。

4.根据权利要求3所述的电路，其中在HA＝0时，所述第一电阻器堆叠的源端由所述最低有效位驱动。

5.根据权利要求3所述的电路，其中在HA＝1时，所述第一电阻器堆叠的源端被连接到电压供应。

6.根据权利要求1所述的电路，其中所述多个选择电路包括三态缓冲器。

7.根据权利要求6所述的电路，其中所述多个选择电路基于半地址值(HA)被选择性地耦合到所述多个电阻器堆叠的相应剩余一个。

8.根据权利要求7所述的电路，其中在HA＝0时：

所述多个选择电路被连接到所述多个电阻器堆叠的所述相应剩余一个；以及

剩余的所述多个电阻器堆叠的各自的源端由相应数字地址位的值驱动。

9.根据权利要求7所述的电路，其中在HA＝1时：

所述多个选择电路与剩余的所述多个电阻器堆叠断开；以及

剩余的所述多个电阻器堆叠各自具有高阻抗源端连接。

10.根据权利要求1所述的电路，进一步包括连接到所述第一电阻器堆叠的所述漏端的开关，其基于半值(HA)将所述第一电阻器堆叠直接连接到输出，其中：

在HA＝0时，所述开关打开；以及

在HA＝1时，所述开关关闭并且所述第一电阻器堆叠被直接连接到所述输出。

11.一种电路，包括：

多个电阻器堆叠；

使所述多个电阻器堆叠各自分离的多个分离电阻器；

连接到所述多个电阻器堆叠的第一电阻器堆叠的选择电路，所述选择电路包括缓冲器和或门；

连接到所述多个电阻器堆叠的相应剩余一个的多个选择电路，所述多个选择电路包括三态缓冲器；以及

连接到所述第一电阻器堆叠的漏端的端接电阻器堆叠。

12.根据权利要求11所述的电路，其中：

所述缓冲器的输入被连接到最低有效位；以及

13.根据权利要求12所述的电路，其中所述多个选择电路基于HA被选择性地耦合到所述多个电阻器堆叠的所述相应剩余一个。

14.根据权利要求13所述的电路，其中在HA＝0时：

所述第一电阻器堆叠的源端由所述最低有效位确定；

剩余的所述多个电阻器堆叠各自的源端由相应数字地址位的值驱动。

15.根据权利要求13所述的电路，其中在HA＝1时：

所述第一电阻器堆叠的源端被连接到电压供应；以及

剩余的所述多个电阻器堆叠各自具有高阻抗源端连接。

16.根据权利要求11所述的电路，进一步包括连接到所述第一电阻器堆叠的所述漏端的开关，其基于半值(HA)将所述第一电阻器堆叠直接连接到输出，其中：

在HA＝0时，所述开关打开；以及

17.一种方法，包括：

将半地址值(HA)提供到多个电阻器堆叠；以及

基于所述半地址值，确定所述多个电阻器堆叠的源端连接。

18.根据权利要求17所述的方法，其中在HA＝1时：

所述多个电阻器堆叠的第一电阻器堆叠被连接到电压供应；以及

剩余的所述多个电阻器堆叠各自具有高阻抗源端连接。

19.根据权利要求18所述的方法，进一步包括：

在HA＝1时关闭开关；以及

将所述第一电阻器堆叠直接连接到输出。

20.根据权利要求17所述的方法，其中在HA＝0时，所述多个电阻器堆叠的所述源端连接由提供到所述多个电阻器堆叠的相应数字地址位的值驱动。