CN104283554B - 时钟调整电路与存储器储存装置 - Google Patents

Abstract

本发明提出一种存储器储存装置与设置在多个层上的时钟调整电路。此时钟调整电路包括检测电路、控制电压产生电路与压控振荡器。检测电路是用以检测一输入信号与一输出信号之间的信号特性差异以产生第一信号。控制电压产生电路是电性连接至检测电路，用以根据第一信号产生一控制电压。压控振荡器是电性连接至控制电压产生电路，并且包括一电感与一电容。压控振荡器用以接收控制电压，并且根据电感与电容的阻抗特性起振以产生上述的输出信号。其中，电感是设置在上述多个层中的焊垫层上。藉此，可以降低制作的成本。

Description

时钟调整电路与存储器储存装置

技术领域

本发明是有关于一种时钟调整电路，且特别是有关于晶元上多个层的配置的时钟调整电路与存储器储存装置。

背景技术

数字相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对储存媒体的需求也急速增加。由于可复写式非易失性存储器模块(例如，闪存)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。

一般来说，可复写式非易失性存储器模块会通过一个连接器来电性连接至一个主机系统。此连接器可能会包括一个时钟数据回复(clock data recovery)电路或是锁相回路(phase lock loop)，用以回复来自主机系统的时钟或者是根据一个参考时钟来产生稳定的时钟。在一些情况下，时钟数据回复电路或是锁相回路会用到一个压控振荡器。此压控振荡器可以被实作为各种样式的振荡器，例如为电感电容式压控振荡器，或是环式(ring)压控振荡器。若使用电感电容式压控振荡器，则电感会占据不小的面积，并且此电感通常是设置在一个厚的铜层，藉此有较好的品质因子(quality factor，Q factor)。或者，锁相回路中的滤波器会包括一个电容，而此电容的面积也相对地较大。因此，如何配置这些电子元件，使得可以降低制作的成本，为本领域技术人员所关心的议题。

发明内容

本发明的范例实施例提供一种时钟调整电路与存储器储存装置，可以减少制作的成本。

本发明一范例实施例提出一种时钟调整电路，其是设置在一个晶元上，其具有多个层。此时钟调整电路包括检测电路、控制电压产生电路与压控振荡器。检测电路是用以检测一输入信号与一输出信号之间的信号特性差异以产生第一信号。控制电压产生电路是电性连接至检测电路，用以根据第一信号产生一控制电压。压控振荡器是电性连接至控制电压产生电路。压控振荡器包括一电感与一电容。压控振荡器用以接收控制电压，并且根据电感与电容的阻抗特性起振以产生上述的输出信号。其中，电感是设置在上述多个层中的焊垫层上。

在一范例实施例中，上述的时钟调整电路还包括一滤波器，其电性连接在控制电压产生电路与压控振荡器之间。此滤波器包括一滤波器电容，其是设置在一个第一层上。此第一层不同于焊垫层，并且从垂直于焊垫层的一方向观之，滤波器电容与电感是至少部分地重迭。

在一范例实施例中，从上述的方向观之，滤波器电容中至少50%的部分与该电感重迭。

在一范例实施例中，上述的滤波器电容包括一半导体元件。此半导体元件的一布局结构形成一折线。该折线在焊垫层上的投影与上述电感的两切线相交并形成第一夹角与第二夹角，并且第一夹角与第二夹角不为0度。

在一范例实施例中，上述的半导体元件为晶体管或二极管。

在一范例实施例中，上述的半导体元件为一晶体管。该晶体管的第一输出端电性连接至相同晶体管的第二输出端，并且该晶体管的控制端的布局结构形成上述的折线。

在一范例实施例中，上述的滤波器电容包括一金属片段。此金属片段形成一折线，并且此折线在焊垫层上的投影与电感的两切线相交并形成第一夹角与第二夹角。其中第一夹角与第二夹角不为0度。

在一范例实施例中，上述的滤波器电容包括多个金属片段，并且这些金属片段成“L”形排列。

在一范例实施例中，上述的滤波器电容包括第一金属端、第二金属端与一介电层。此介电层是配置在第一金属端与第二金属端之间。第一金属端至第二金属端的一延伸线在焊垫层上的投影与电感在介电层上的一切线实质地平行或形成小于10度的夹角。

在一范例实施例中，上述的滤波器电容包括多个晶体管，每一个晶体管包括第一输出端与第二输出端。这些第一输出端与第二输出端彼此电性连接，并且这些晶体管为一阵列排列。

在一范例实施例中，上述晶体管中第一输出端与第二输出端是通过一导线彼此电性连接，并且导线的材料为非硅化物(non-salicide)。

在一范例实施例中，上述的滤波器电容包括第一晶体管与第二晶体管。第一晶体管的第一输出端与第二晶体管的第一输出端共享。第一晶体管的第一输出端至第二输出端的一延伸线在焊垫层上的投影会与电感的一切线相交并形成一夹角，并且此夹角是介于40度与140度之间。

在一范例实施例中，上述焊垫层的一材料实质上为铝。

以另外一个角度来说，本发明一范例实施例提出一种存储器储存装置，包括连接器、可复写式非易失性存储器模块与存储器控制器。连接器是用以电性连接至一主机系统。可复写式非易失性存储器模块包括多个物理抹除单元。存储器控制器是电性连接至连接器与可复写式非易失性存储器模块。连接器包括一时钟调整电路，此时钟调整电路是设置在一个晶元上，此晶元具有多个层，并且时钟调整电路包括检测电路、控制电压产生电路与压控振荡器。检测电路是用以检测一输入信号与一输出信号之间的信号特性差异以产生第一信号。控制电压产生电路是电性连接至检测电路，用以根据第一信号产生一控制电压。压控振荡器是电性连接至控制电压产生电路。压控振荡器包括一电感与一电容。压控振荡器用以接收控制电压，并且根据电感与电容的阻抗特性起振以产生上述的输出信号。其中，电感是设置在上述多个层中的焊垫层上。

以另外一个角度来说，本发明一范例实施例提出一种存储器储存装置，包括连接器、可复写式非易失性存储器模块与存储器控制器。连接器是用以电性连接至一主机系统。可复写式非易失性存储器模块包括多个物理抹除单元。存储器控制器是电性连接至连接器与可复写式非易失性存储器模块。连接器包括一电感与一电容。此电感是设置于一晶元中的一第一层上。此电容是设置于该晶元的一第二层上。上述的第一层不同于第二层，并且从垂直于第一层的一方向观之，上述的电感与电容是至少部分地重迭。

基于上述，本发明范例实施例提出的时钟调整电路与存储器储存装置，由于电容是设置在电感的下方，因此可以减少芯片的面积，进而减少制作的成本。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1A是根据一范例实施例所绘示的主机系统与存储器储存装置。

图1B是根据一范例实施例所绘示的计算机、输入/输出装置与存储器储存装置的示意图。

图1C是根据一范例实施例所绘示的主机系统与存储器储存装置的示意图。

图2是绘示图1A所示的存储器储存装置的概要方块图。

图3是根据一范例实施例所绘示的连接器的部分电路方块图。

图4是根据另一范例实施例所绘示的时钟调整电路的方块图。

图5是根据一范例实施例绘示芯片的多个层的剖面示意图。

图6是根据一范例实施例绘示芯片的俯视图。

图7至图11是根据一范例实施例绘示滤波器电容的示意图。

[标号说明]

1000：主机系统 1100：计算机

1102：微处理器 1104：随机存取存储器

1106：输入/输出装置 1108：系统总线

1110：数据传输接口 1202：鼠标

1204：键盘 1206：显示器

1208：打印机 1212：随身盘

1214：存储卡 1216：固态硬盘

1310：数字相机 1312：SD卡

1314：MMC卡 1316：存储棒

1318：CF卡 1320：嵌入式储存装置

100：存储器储存装置 102：连接器

104：存储器控制器 106：可复写式非易失性存储器模块

304(0)～304(R)：物理抹除单元 300：时钟调整电路

302：输入信号 304：输出信号

306：信号 308：控制电压

310：检测电路 320：控制电压产生电路

330：压控振荡器 C1、540、550：电容

Lvco：电感 410：滤波器

R1：电阻 C2：滤波器电容

420：分频器 500：芯片

510：焊垫层 520：金属层

530：半导体层

552、701～706、1002、1004、1120、1130、1140、1150：晶体管

D：漏极端 S：源极端

G：栅极端 710、720、730、1010、1012：孔

740、750、1020、1030：导线 760、810、970、1030：涡电流

801～804：金属片段 w:宽度

d:距离 910、930、940、960：金属端

920、950：介电层 922、950：延伸线

1122、1124、1142、1144：输出端

具体实施方式

[第一范例实施例]

一般而言，存储器储存装置(亦称，存储器储存系统)包括可复写式非易失性存储器模块与控制器(亦称，控制电路)。通常存储器储存装置是与主机系统一起使用，以使主机系统可将数据写入至存储器储存装置或从存储器储存装置中读取数据。

图1A是根据一范例实施例所绘示的主机系统与存储器储存装置。

请参照图1A，主机系统1000一般包括计算机1100与输入/输出(input/output,I/O)装置1106。计算机1100包括微处理器1102、随机存取存储器(random access memory,RAM)1104、系统总线1108与数据传输接口1110。输入/输出装置1106包括如图1B的鼠标1202、键盘1204、显示器1206与打印机1208。必须了解的是，图1B所示的装置非限制输入/输出装置1106，输入/输出装置1106可还包括其它装置。

在本发明实施例中，存储器储存装置100是通过数据传输接口1110与主机系统1000的其它元件电性连接。藉由微处理器1102、随机存取存储器1104与输入/输出装置1106的运作可将数据写入至存储器储存装置100或从存储器储存装置100中读取数据。例如，存储器储存装置100可以是如图1B所示的随身盘1212、存储卡1214或固态硬盘(Solid StateDrive,SSD)1216等的可复写式非易失性存储器储存装置。

一般而言，主机系统1000为可实质地与存储器储存装置100配合以储存数据的任意系统。虽然在本范例实施例中，主机系统1000是以计算机系统来作说明，然而，在本发明另一范例实施例中主机系统1000可以是数字相机、摄影机、通信装置、音频播放器或视频播放器等系统。例如，在主机系统为数字相机(摄影机)1310时，可复写式非易失性存储器储存装置则为其所使用的SD卡1312、MMC卡1314、存储棒(memory stick)1316、CF卡1318或嵌入式储存装置1320(如图1C所示)。嵌入式储存装置1320包括嵌入式多媒体卡(Embedded MMC,eMMC)。值得一提的是，嵌入式多媒体卡是直接电性连接于主机系统的基板上。

图2是绘示图1A所示的存储器储存装置的概要方块图。

请参照图2，存储器储存装置100包括连接器102、存储器控制器104与可复写式非易失性存储器模块106。

在本范例实施例中，连接器102是相容于序列先进附件(Serial AdvancedTechnology Attachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接器102亦可以是符合并列先进附件(Parallel Advanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute of Electrical and Electronic Engineers,IEEE)1394标准、高速外围零件连接接口(Peripheral Component Interconnect Express,PCIExpress)标准、通用序列总线(Universal Serial Bus,USB)标准、安全数字(SecureDigital,SD)接口标准、超高速一代(Ultra High Speed-I，UHS-I)接口标准、超高速二代(Ultra High Speed-II，UHS-II)接口标准、存储棒(Memory Stick,MS)接口标准、多媒体储存卡(Multi Media Card,MMC)接口标准、嵌入式多媒体储存卡(Embedded MultimediaCard，eMMC)接口标准、通用闪存(Universal Flash Storage，UFS)接口标准、小型快闪(Compact Flash,CF)接口标准、集成式驱动电子接口(Integrated Device Electronics,IDE)标准或其它适合的标准。

存储器控制器104用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令，并且根据主机系统1000的指令在可复写式非易失性存储器模块106中进行数据的写入、读取与抹除等运作。

可复写式非易失性存储器模块106是电性连接至存储器控制器104，并且用以储存主机系统1000所写入的数据。可复写式非易失性存储器模块106具有物理抹除单元304(0)～304(R)。例如，物理抹除单元304(0)～304(R)可属于同一个存储器晶粒(die)或者属于不同的存储器晶粒。每一物理抹除单元分别具有多个物理编程单元，并且属于同一个物理抹除单元的物理编程单元可被独立地写入且被同时地抹除。例如，每一物理抹除单元是由128个物理编程单元所组成。然而，必须了解的是，本发明不限于此，每一物理抹除单元是可由64个物理编程单元、256个物理编程单元或其它任意个物理编程单元所组成。

更详细来说，物理抹除单元为抹除的最小单位。亦即，每一物理抹除单元含有最小数目的一并被抹除的存储单元。物理编程单元为编程的最小单元。即，物理编程单元为写入数据的最小单元。每一物理编程单元通常包括数据位区与冗余位区。数据位区包含多个物理存取地址用以储存使用者的数据，而冗余位区用以储存系统的数据(例如，控制信息与错误更正码)。在本范例实施例中，每一个物理编程单元的数据位区中会包含4个物理存取地址，且一个物理存取地址的大小为512字节(byte,B)。然而，在其它范例实施例中，数据位区中也可包含8个、16个或数目更多或更少的物理存取地址，本发明并不限制物理存取地址的大小以及个数。例如，物理抹除单元为物理区块，并且物理编程单元为物理页面或物理扇。

在本范例实施例中，可复写式非易失性存储器模块106为多阶存储单元(MultiLevel Cell,MLC)NAND型闪存模块，即一个存储单元中可储存至少2个位数据。然而，本发明不限于此，可复写式非易失性存储器模块106亦可是单阶存储单元(Single Level Cell,SLC)NAND型闪存模块、多阶存储单元(Trinary Level Cell,TLC)NAND型闪存模块、其它闪存模块或其它具有相同特性的存储器模块。

图3是根据一范例实施例所绘示的连接器的部分电路方块图。

请参照图3，连接器102至少会包括时钟调整电路300。时钟调整电路300是用以接收输入信号302并且参考输入信号302的频率或是相位来调整输出信号304。例如，输入信号302可以是来自于主机系统1000的信号，或者是存储器储存装置100中一个电路的信号，本发明并不限制输入信号302的来源。时钟调整电路300可被实作为锁相回路(phase lockloop，PLL)或是时钟数据回复(clock and data recovery，CDR)电路。时钟调整电路300至少会包括检测电路310、控制电压产生电路320与压控振荡器330。然而，依照不同的实作，时钟调整电路300还可以包括其它的元件，本发明并不在此限。

检测电路310是用以检测输入信号302与输出信号304之间的一个信号特性差异以产生信号306。例如，此信号特性差异可以是相位差或是频率差，而检测电路310可为相位检测器、频率检测器或是频率相位检测器。

控制电压产生电路320电性连接至检测电路310，用以根据信号306来产生控制电压308。例如，控制电压产生电路320为一个电荷泵(charge pump)。

压控振荡器330是电性连接至控制电压产生电路320，并且会接收控制电压308。在此范例实施例中，压控振荡器330为电感电容式的压控振荡器。具体来说，压控振荡器330包括了电容C1与电感Lvco。压控振荡器330会根据电容C1与电感Lvco的阻抗特性起振来产生输出信号304。其中阻抗特性例如为电容值或是电感值，并且控制电压308会决定输出信号304的振荡频率。

时钟调整电路300是被设置在一个芯片(chip)中彼此推迭的多个层上，而每一个层是对应到一个光罩制程。特别的是，电感Lvco是被设置在这些层中的焊垫层(pad layer)上，其中，焊垫层可为晶元(Die)中最上层的导电层，焊垫层用以与电连接至引线架(leadframe)的引线(bond wire)电连接。其中，在本范例实施例中，整个电感Lvco皆被设置在焊垫层(pad layer)上。然而，在另一范例实施例中，电感Lvco的一部分被设置在焊垫层(padlayer)上，其它部分被设置在这些层中的非焊垫层上。而焊垫层的材料实质上为铝或铝化合物。在此，“实质上为铝”所指的是焊垫层层中主要材料是铝或铝化合物，但本发明并不排除焊垫层中还包括了其它的杂质。值得注意的是，因为焊垫层通常都相对的较厚，而较厚的金属层可以降低电感的耗散(dissipation)，因而可以增加电感Lvco的质量因子。此外，由于电感Lvco是设置在焊垫层上，因此不用多增加一个金属层来设置电感Lvco(不用多增加一个光罩制程)。

图4是根据另一范例实施例所绘示的时钟调整电路的方块图。

请参照图4，在图4所示的范例实施例中，时钟调整电路400被实作为锁相回路。时钟调整电路400包括了检测电路310、控制电压产生电路320、滤波器410、压控振荡器330与分频器420。检测电路310、控制电压产生电路320与压控振荡器330已说明如上，在此不再重复赘述。滤波器410是电性连接在控制电压产生电路320与压控振荡器330之间，用以去除控制电压308的高频部分。例如，滤波器410包括了电阻R1与滤波器电容C2，其中电阻R1的第一端电性连接在控制电压产生电路320与压控振荡器330之间，而电阻R1的第二端是电性连接至滤波器电容C2。分频器420的一端电性连接至压控振荡器330，并且另一端电性连接至检测电路310。分频器420是用以降低输出信号304的频率并且将输出信号304反馈给检测电路310。然而，本领域技术人员应可理解锁相回路的运作，在此便不再赘述。

一般来说，在芯片上，滤波器电容C2与电感Lvco占据了较大的面积。然而，在此范例实施例中，滤波器电容C2是配置在芯片上除了焊垫层以外的另一层(亦称第一层)，并且滤波器电容C2是至少部分地布设于相对于电感Lvco的下方。例如，从垂直于焊垫层的一方向上观之(以透视的方式来观察芯片)，滤波器电容C2与电感Lvco的布设位置是至少部分地重迭。换个角度来说，滤波器电容C2在焊垫层上的投影会与电感Lvco至少部分地重迭，藉此可减少芯片的面积。其中，在本范例实施例中，滤波器电容C2在焊垫层上的投影会完全涵盖电感Lvco。在另一范例实施例中，滤波器电容C2中至少50%的部分在焊垫层上的投影会与电感Lvco重迭。

图5是根据一范例实施例绘示芯片的多个层的剖面示意图。图6是根据一范例实施例绘示芯片的俯视图。

请参照图5，芯片500包括了彼此推迭的焊垫层510、金属层520与半导体层530。然而，芯片500还可以包括其它的金属层、半导体层或是任意材料的层，本发明并不在此限。在此范例实施例中，金属层520的材料实质上为铜或铜化合物，可用以形成各种半导体元件间的传输线、电源线、信号线或某些被动元件，如电容。而半导体层530的材料则包括了多晶硅或其它硅化合物，可用以形成此芯片的各种半导体元件，例如晶体管、二极管等半导体元件。其中，电感Lvco是配置在焊垫层510上；而滤波器电容C2则实作为彼此并联的电容540与电容550，并且电容540与电容550分别配置在金属层520与半导体530上。具体来说，电容540是由细的金属线当作电容的两端，并且金属线之间留有空隙或是有介电层。值得注意的是，电容540上金属线的长度非常长，因此可以当作是电阻R1(参照图4)。另一方面，电容550是由晶体管或是二极管来形成。若电容550是以晶体管来形成，则此晶体管可以是单极性晶体管，例如金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effecttransistor，MOSFET)或是双极性接面型晶体管(bipolar junction transistor，BJT)，本发明并不在此限。举例来说，晶体管552为一个金属氧化物半导体场效应晶体管并且是被当作电容来使用。晶体管552的源极(source)端S与漏极(drain)端D会彼此电性连接而形成电容的一端；而晶体管552的栅极(gate)端G则会形成电容的另一端。然而，在另一范例实施例中，晶体管552可为一个双极性接面型电晶，其中集极(collector)端与射极(emitter)端彼此电性连接形成电容的一端；而晶体管552的基极(base)可形成电容的另一端。或者，当电容550是由二极管来形成时，则二极管的两端便可作为电容550的两端。在此范例实施例中，滤波器电容C2是实作为电容540与550。然而，在另一范例实施例中，滤波器电容C2也可以仅实作为电容540与电容550的其中之一，本发明并不在此限。

滤波器电容C2是设置在电感Lvco的下方，也就是说，滤波器电容C2在焊垫层510上的投影会与电感Lvco重迭。如图6所示，从上方来看，电感Lvco与滤波器电容C2是重迭在一起，因此可以减少芯片500的面积。值得注意的是，芯片500可包括金属层520与半导体层530以外的其它层，而压控振荡器330、检测电路310、分频器420与控制电压产生电路320可被配制在任意的一或多个层上，本发明并不在此限。然而，由于滤波器电容C2是配置在电感Lvco的下方，因此滤波器电容C2上的线路可能会因为电磁感应(Electromagnetic induction)而产生涡电流(eddy current)。此涡电流会降低电感Lvco的品质因子。因此，在一范例实施例中，滤波器电容C2上线路的方向会与涡电流垂直，藉此减少涡电流。以下将再举多个范例实施例来说明滤波器电容C2的不同态样。

图7至图11是根据一范例实施例绘示滤波器电容的示意图。

在一范例实施例中，滤波器电容C2包括一个半导体元件，并且此半导体元件的一布局结构从俯视的角度观之是形成一折线，即此布局结构形成有一角度，此布局结构的顶端至尾端的直线距离小于此布局结构的长度。此折线在焊垫层510上的投影与电感Lvco的两切线相交并形成两个夹角(亦称第一夹角与第二夹角)，并且这两个夹角不为0度。此半导体元件可以是晶体管或是二极管。例如，当上述的半导体元件为二极管时，则二极管本身的布局结构便会形成上述的折线。若半导体元件为晶体管，则晶体管的一个输出端(亦称第一输出端)会电性连接至另一个输出端(亦称第二输出端)，并且晶体管的一个控制端的布局结构会形成上述的折线。具体来说，若上述的晶体管为金属氧化物半导体场效晶体管，则上述两个输出端为源极端与漏极端，并且控制端为栅极端。若晶体管为双极性接面型晶体管，则上述两个输出端为集极端与射极端，并且控制端为基极端。

举例来说，在图7的范例实施例中，滤波器电容C2包括了多个晶体管(例如，晶体管701～706)，并且这些晶体管为金属氧化物半导体场效应晶体管。其中所有晶体管的栅极端是彼此电性连接，并且源极端与漏极端是彼此电性连接。以晶体管701为例，栅极端是呈现“L”形状，其是通过孔(via)710连接至导线740，并且导线740会电性连接至其它晶体管的栅极端。晶体管701的两个输出端(即，漏极端与源极端)是通过孔720、730连接至导线750，并且导线750会与其它晶体管的源极端与漏极端电性连接。此外，晶体管701中对应至孔730的输出端(可为漏极端或源极端)会和晶体管702共享。导线740、750的材料可以是金属或是其它高阻抗的化合物。然而，本发明并不限制晶体管701～706为N型或是P型，也不限制哪一个输出端要当作漏极端或源极端。

在此范例实施例中，电感Lvco在滤波器电容C2上会感应出涡电流760，而涡电流760的方向(即，逆时钟或是顺时钟)是对应至电感Lvco的磁场变化方向。滤波器电容C2中一个晶体管的栅极端的布局结构(layout structure)会形成一折线(例如，折线770)。折线770在焊垫层510上的投影会与电感Lvco的切线781相交并形成夹角771(亦称第一夹角)。折线770在焊垫层510上的投影会与电感Lvco的切线782相交并形成夹角772(亦称第二夹角)。夹角771与772不为0度。在此范例实施例中，夹角771与772是介于40度与140度之间(例如，90度)。换个角度来说，折线770对应的布局结构形成有一角度，此布局结构的顶端791至尾端792的直线距离D小于此布局结构的长度(长度L1加上长度L2)。在图7的范例实施例中，滤波器电容C2中所有的晶体管的栅极端的布局结构都呈现“L”型。然而，在其它范例实施例中，不同晶体管的栅极端可以有不同的布局结构，本发明并不在此限。

请参照图8，在图8的范例实施例中，滤波器电容C2包括了多个金属片段(例如，金属片段801～804)。这些金属片段之间的距离d会尽可能地小，并且金属片段的宽度w也会尽可能地小。通常而言，距离d小于宽度w。然而，本发明并不限制距离d与宽度w为多少。在一范例实施例中，滤波器电容C2中的一个金属片段会形成一折线，此折线在该焊垫层上的投影与电感Lvco的两切线相交并形成两个夹角(亦称第一夹角与第二夹角)，并且这两个夹角不为0度。例如，金属片段820与切线821会形成夹角822，并与切线823会形成夹角824，其中夹角822与夹角824不为0度。在此范例实施例中，图8中所有的金属片段都成“L”形排列，其中有若干个金属片段与电感Lvco的两个夹角是接近或等于90度(例如，介于40度与140度之间)，藉此可以减少涡电流810。值得注意的是，图8中每个金属片段所形成的折线只有一个折角，但在另一范例实施例中，一个金属片段所形成的折线可以有更多折角，并且本发明并不限制这些折角的角度。或者，不同金属片段的折角的角度也可以不相同。

请参照图9，在图9的范例实施例中，滤波器电容C2包括多个金属端与介电层，其中介电层是配置在两个金属端(亦称第一金属端与第二金属端)之间。举例来说，介电层920是配置在金属端910与金属端930之间；介电层950是配置在金属端940与金属端960之间。在此范例实施例中，介电层920与950的材料为多晶系，并且金属端910、930、940与960的材料为铜或铜化合物。然而，介电层920与950的材料也可以是其它硅化合物或是氧化物，本发明并不在此限。特别的是，从第一金属端至第二金属端的延伸线在焊垫层510上的投影会与电感Lvco在介电层上的切线实质地平行或形成小于10度的夹角。举例来说，金属端910至金属端930的延伸线923会与电感Lvco在介电层920上的切线922平行或形成小于10度的夹角；而金属端940至金属端960的延伸线953会与电感Lvco在介电层950上的切线952平行或形成小于10度的夹角。藉此，也可以减少涡电流970。

请参照图10，在图10的范例实施例中，滤波器电容C2包括了多个晶体管(例如，晶体管1002与1004)。在此范例实施例中，这些晶体管为金属氧化物半导体场效应晶体管。每一个晶体管包括两个输出端(即，源极端与漏极端)，并且这些源极端与集极端是彼此电性连接。例如，晶体管1002的一个输出端是电性连接至孔1010，而孔1010是电性连接至导线1020；而晶体管1002的另一个输出端则是电性连接至孔1012，并且孔1012也是电性连接至导线1020。此外，晶体管1002中对应至孔1012的输出端(可为源极端或是漏极端)会和晶体管1004共享。然而，本发明并不限制晶体管1002、1004为P型或是N型，也不限制哪一个输出端要当作漏极端或源极端。另一方面，晶体管1002与1004的栅极端都会电性连接至导线1030。其中导线1030会被当作滤波器电容C2的一端，而导线1020会被当作滤波器电容C2的另一端。特别的是，滤波器电容C2中的晶体管为阵列排列，藉此可以减少涡电流1030。在一范例实施例中，导线1020与导线1030的材料为非硅化物(non-salicide)，其可以提供高电组。因此，导线1020与导线1030可被当作是滤波器410的电阻R1。然而，在另一范例实施例中，导线1020与导线1030的材料也可以是金属，本发明并不在此限。

请参照图11，在图11的范例实施例中，滤波器电容C2包括了多个晶体管。这些晶体管例如为金属氧化物半导体场效应晶体管，其中相连接的晶体管会共享一个输出端。在同一个晶体管中，从一个输出端到另一个输出端的一延伸线在焊垫层510上的投影会与电感Lvco形成介于40度与140度之间的夹角。举例来说，晶体管1120的输出端1122会与晶体管1130共享。输出端1122至输出端1124的延伸线1126会与电感Lvco的切线1128相交并且形成接近90度的夹角。同样地，晶体管1140的输出端1144会与晶体管1150共享，并且从输出端1144至输出端1142的延伸线1146会与电感Lvco的另一个切线1148相交并也形成接近90度的夹角。在图11中，这些晶体管在平面上会呈现“金字塔”的排列方式。即，这些晶体管会排列成多个列(或行)，并且每一个列(或行)上晶体管的数目会依序递减(或递增)。然而，在另一实施例中，这些晶体管也可以有不同的排列方式，本发明并不在此限。

值得注意的是，上述的时钟调整电路300是配置在存储器储存装置100中。但本发明并不在此限，在其它范例实施例中，时钟调整电路300也可以配置在一个通讯装置或是任意形式的电子装置当中。

[第二范例实施例]

第二范例实施例与第一范例实施例类似，在此仅说明不同之处。在第二范例实施例中，连接器102包括了一个电感与电容。此电感是设置于一个晶元中的一第一层上，并且电容是设置于相同晶元的一第二层上。其中，第一层不同于第二层，并且第一层与第二层可以是焊垫层或是非焊垫层。特别的是，从垂直于第一层的一方向观之，上述的电感与电容是至少部分地重迭。此电感与电容的布局方式，可以类似于第一范例实施例中的电感Lvco与滤波器电容C2。即，在第二范例实施例中，连接器102中的电感与电容也可以参考图7至图11来设置。值得注意的是，此电感与电容并不限定是用于锁相回路或是时钟数据回复电路。也就是说，上述的电感与电容可以有任何的功能与用途，本发明并不在此限。

综上所述，本发明范例实施例提出的时钟调整电路与存储器储存装置，可以不用增加一层光罩制程，也可以减少芯片的面积。此外，由于电容上的线路会与电感所产生的涡电流垂直，因此可以减少涡电流的影响，增加电感的质量因子。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附的权利要求范围所界定者为准。

Claims (25)

1.一种时钟调整电路，其特征在于，设置在一个晶元上，其中该晶元具有多个层，该时钟调整电路包括：

一检测电路，用以检测一输入信号与一输出信号之间的一信号特性差异以产生一第一信号；

一控制电压产生电路，电性连接至该检测电路，用以根据该第一信号产生一控制电压；

一压控振荡器，电性连接至该控制电压产生电路，包括一电感与一电容，其中该压控振荡器用以接收该控制电压，并且根据该电感与该电容的一阻抗特性起振以产生该输出信号，其中，该电感是设置在该多个层中的一焊垫层上；以及

一滤波器，电性连接在该控制电压产生电路与该压控振荡器之间，其中该滤波器包括一滤波器电容，该滤波器电容是设置在该多个层的一第一层上，该第一层不同于该焊垫层，并且从垂直于该焊垫层的一方向观之，该滤波器电容与该电感至少部分地重迭。

2.根据权利要求1所述的时钟调整电路，其特征在于，其中从该方向观之，该滤波器电容中至少50％的部分与该电感重迭。

3.根据权利要求1所述的时钟调整电路，其特征在于，其中该滤波器电容包括一半导体元件，该半导体元件的一布局结构形成一折线，该折线在该焊垫层上的投影与该电感的两切线相交并形成一第一夹角与一第二夹角，并且该第一夹角与该第二夹角不为0度。

4.根据权利要求3所述的时钟调整电路，其特征在于，其中该半导体元件为晶体管或二极管。

5.根据权利要求3所述的时钟调整电路，其特征在于，其中该半导体元件为一晶体管，该晶体管的一第一输出端电性连接至该晶体管的一第二输出端，并且该晶体管的一控制端的布局结构形成该折线。

6.根据权利要求1所述的时钟调整电路，其特征在于，其中该滤波器电容包括一金属片段，该金属片段形成一折线，该折线在该焊垫层上的投影与该电感的两切线相交并形成一第一夹角与一第二夹角，并且该第一夹角与该第二夹角不为0度。

7.根据权利要求1所述的时钟调整电路，其特征在于，其中该滤波器电容包括多个金属片段，并且该多个金属片段成“L”形排列。

8.根据权利要求1所述的时钟调整电路，其特征在于，其中该滤波器电容包括一第一金属端、第二金属端与一介电层，该介电层是配置在该第一金属端与该第二金属端之间，该第一金属端至该第二金属端的一延伸线在该焊垫层上的投影与该电感在该介电层上的一切线平行或该延伸线与该切线形成小于10度的夹角。

9.根据权利要求1所述的时钟调整电路，其特征在于，其中该滤波器电容包括多个晶体管，每一该多个晶体管包括一第一输出端与一第二输出端，该些第一输出端与该些第二输出端彼此电性连接，并且该多个晶体管为一阵列排列。

10.根据权利要求9所述的时钟调整电路，其特征在于，其中该些第一输出端与该些第二输出端是通过一导线彼此电性连接，并且该导线的一材料为非硅化物。

11.根据权利要求1所述的时钟调整电路，其特征在于，其中该滤波器电容包括一第一晶体管与一第二晶体管，该第一晶体管的一第一输出端与该第二晶体管的一第一输出端共享，该第一晶体管的该第一输出端至该第一晶体管的一第二输出端的一延伸线在该焊垫层上的投影与该电感的一切线相交并形成一夹角，并且该夹角介于40度至140度之间。

12.根据权利要求1所述的时钟调整电路，其特征在于，其中该焊垫层的一材料为铝。

13.一种存储器储存装置，其特征在于，包括：

一连接器，用以电性连接至一主机系统；

一可复写式非易失性存储器模块，包括多个物理抹除单元；以及

一存储器控制器，电性连接至该连接器与该可复写式非易失性存储器模块，

其中，该连接器包括一时钟调整电路，该时钟调整电路是设置在一晶元上，该晶元具有多个层，并且该时钟调整电路包括：

一检测电路，用以检测一输入信号与一输出信号之间的一信号特性差异以产生一第一信号；

一控制电压产生电路，电性连接至该检测电路，用以根据该第一信号产生一控制电压；以及

一压控振荡器，电性连接至该控制电压产生电路，包括一电感与一电容，其中该压控振荡器用以接收该控制电压，并且根据该电感与该电容的一阻抗特性起振以产生该输出信号，

其中，该电感是设置在该多个层中的一焊垫层上，

其中该时钟调整电路还包括：

一滤波器，电性连接在该控制电压产生电路与该压控振荡器之间，其中该滤波器包括一滤波器电容，该滤波器电容是设置在该多个层的一第一层上，该第一层不同于该焊垫层，并且从垂直于该焊垫层的一方向上观之，该滤波器电容与该电感至少部分地重迭。

14.根据权利要求13所述的存储器储存装置，其特征在于，其中从该方向观之，该滤波器电容中至少50％的部分与该电感重迭。

15.根据权利要求13所述的存储器储存装置，其特征在于，其中该滤波器电容包括一半导体元件，该半导体元件的一布局结构形成一折线，该折线在该焊垫层上的投影与该电感的两切线相交并形成一第一夹角与一第二夹角，并且该第一夹角与该第二夹角不为0度。

16.根据权利要求15所述的存储器储存装置，其特征在于，其中该半导体元件为晶体管或二极管。

17.根据权利要求15所述的存储器储存装置，其特征在于，其中该半导体元件为一晶体管，该晶体管的一第一输出端电性连接至该晶体管的一第二输出端，并且该晶体管的一控制端的布局结构形成该折线。

18.根据权利要求13所述的存储器储存装置，其特征在于，其中该滤波器电容包括一金属片段，该金属片段形成一折线，该折线在该焊垫层上的投影与该电感的两切线相交并形成一第一夹角与一第二夹角，并且该第一夹角与该第二夹角不为0度。

19.根据权利要求13所述的存储器储存装置，其特征在于，其中该滤波器电容包括多个金属片段，并且该多个金属片段成“L”形排列。

20.根据权利要求13所述的存储器储存装置，其特征在于，其中该滤波器电容包括一第一金属端、第二金属端与一介电层，该介电层是配置在该第一金属端与该第二金属端之间，该第一金属端至该第二金属端的一延伸线在该焊垫层上的投影与该电感在该介电层上的一切线实质地平行或该延伸线与该切线形成小于10度的夹角。

21.根据权利要求13所述的存储器储存装置，其特征在于，其中该滤波器电容包括多个晶体管，每一该多个晶体管包括一第一输出端与一第二输出端，该些第一输出端与该些第二输出端彼此电性连接，并且该些晶体管为一阵列排列。

22.根据权利要求21所述的存储器储存装置，其特征在于，其中该些第一输出端与该些第二输出端是通过一导线彼此电性连接，并且该导线的一材料为非硅化物。

23.根据权利要求13所述的存储器储存装置，其特征在于，其中该滤波器电容包括一第一晶体管与一第二晶体管，该第一晶体管的一第一输出端与该第二晶体管的一第一输出端共享，该第一晶体管的该第一输出端至该第一晶体管的一第二输出端的一延伸线在该焊垫层上的投影与该电感的一切线相交并形成一夹角，并且该夹角介于40度与140度之间。

24.根据权利要求13所述的存储器储存装置，其特征在于，其中该焊垫层的一材料为铝。

25.一种存储器储存装置，其特征在于，包括：

一连接器，用以电性连接至一主机系统；

一可复写式非易失性存储器模块，包括多个物理抹除单元；以及

一存储器控制器，电性连接至该连接器与该可复写式非易失性存储器模块，

其中，该连接器包括一时钟调整电路，该时钟调整电路是设置在一晶元上，该时钟调整电路包括一电感与一电容，该电感设置于该晶元中的一第一层上，该电容设置于该晶元的一第二层上，该第一层不同于该第二层，并且从垂直于该第一层的一方向观之，该电感与该电容至少部分地重迭。