CN104242954A - 双副载波模式信号解码器 - Google Patents

Abstract

本发明公开了一种解码ISO/IEC15693协议中读卡器发送的双副载波模式信号解码器，包括：一边沿检测电路、一副载波周期检测电路、一副载波长度计时器、一帧头检测电路、一帧尾检测电路、一数据解码有效标志产生电路、一数据解码电路、一状态标志产生电路和一接收信号编码错误检测逻辑电路。利用副载波的两个相同边沿的间隔来检测副载波频率；通过抽样的方法得到编码周期内的副载波频率；用检测出的编码周期内的副载波频率，对照ISO/IEC15693协议规定的编码规律，来检测帧头，帧尾，对数据解码以及产生编码错误标志；用状态标志产生电路来区分接收帧头阶段，接收数据阶段与接收帧尾阶段。本发明能有效提高其抗干扰性能。

Description

双副载波模式信号解码器

技术领域

本发明涉及一种解码ISO（国际标准化组织）/IEC（国际电工委员会）15693协议中读卡器发送的双副载波模式信号解码器。

背景技术

ISO/IEC15693协议中读卡器发送的双副载波模式信号有高速与低速2种速率，2个副载波频率分别是fc/28与fc/32。其中fc为载波频率13.56MHz。数据的每一帧有帧头，数据以及帧尾3种波形类型。高速情况下，帧头，数据0，数据1以及帧尾的波形如图1到图4所示。

图1是ISO/IEC15693协议中读卡器发送的双副载波模式信号的帧头波形示意图，图中横轴是时间，纵轴是副载波包络幅值。该波形中，读卡器先发27个fc/28的副载波，约55.75μs，再发24个fc/32的副载波，约56.64μs，然后再发一个数据1的编码波形，约37.46μs。

图2是ISO/IEC15693协议中读卡器发送的双副载波模式信号的数据值为0的波形示意图，图中横轴是时间，纵轴是副载波包络幅值。该波形中，读卡器先发8个fc/32的副载波，约18.88μs，再发9个fc/28的副载波，约18.58μs。

图3是ISO/IEC15693协议中读卡器发送的双副载波模式信号的数据值为1的波形示意图，图中横轴是时间，纵轴是副载波包络幅值。该波形中，读卡器先发9个fc/28的副载波，约18.58μs，再发8个fc/32的副载波，约18.88μs。

图4是ISO IEC15693协议中读卡器发送的双副载波模式信号的帧尾波形示意图，图中横轴是时间，纵轴是副载波包络幅值。该波形中，读卡器先发一个数据0的编码波形，约37.46μs，再发24个fc/32的副载波，约56.64μs，最后发27个fc/28的副载波，约55.75μs。对应低速情况，帧头，数据0，数据1以及帧尾的波形中副载波的个数都乘以4。

发明内容

本发明要解决的技术问题是提供一种解码ISO/IEC15693协议中读卡器发送的双副载波模式信号解码器，能提高其抗干扰性能。

为解决上述技术问题，本发明的解码ISO/IEC15693协议中读卡器发送的双副载波模式信号解码器，采用模拟射频解调模块解调输出的时钟rf_clk作为时钟信号，包括：

一边沿检测电路，用于检测模拟射频解调模块解调输出的副载波包络信号rf_dout的边沿，产生并输出边沿标志信号edge_det；

一副载波周期检测电路，与所述边沿检测电路相连接，用于判决副载波周期；

一副载波长度计时器，与所述边沿检测电路和副载波周期检测电路相连接，用于记载当前频率副载波的长度bit_width；

一帧头检测电路，与所述副载波长度计时器和副载波周期检测电路相连接，用于检测帧头波形信号，产生并输出帧头标志信号sof_flag；

一帧尾检测电路，与所述副载波周期检测电路和副载波长度计时器相连接，用于检测帧尾波形信号，产生并输出帧尾预判决标志信号eof_det_t和帧尾标志信号eof_flag；

一数据解码有效标志产生电路，与所述副载波长度计时器、帧头检测电路和帧尾检测电路相连接，用于产生并输出数据解码有效标志信号dec_dout_vld和数据解码预有效标志信号dec_dout_vld_t1；

一数据解码电路，与所述副载波周期检测电路和数据解码有效标志产生电路相连接，在所述数据解码预有效标志信号有效时，进行解码；

一状态标志产生电路，与所述边沿检测电路、数据解码有效标志产生电路、帧头检测电路和帧尾检测电路相连接，用于产生不同状态标志信号，区分不同接收阶段；

一接收信号编码错误检测逻辑电路，与所述副载波周期检测电路、副载波长度计时器、数据解码电路、数据解码有效标志产生电路和状态标志产生电路相连接，根据数据编码特点，进行编码错误检测。

本发明利用副载波的两个相同边沿的间隔来检测副载波频率；通过抽样的方法得到编码周期内的副载波频率；用检测出的编码周期内的副载波频率，对照ISO/IEC15693协议规定的编码规律，来检测帧头，帧尾，对数据解码，并对编码错误进行检测；用状态标志产生电路（状态机）来区分接收帧头阶段，接收数据阶段与接收帧尾阶段。本发明能有效提高其抗干扰性能。

本发明通过抽样的方法得到编码周期内的副载波频率，由于在副载波频率切换的时候，一般模拟射频的解调会在切换的一小段时间内产生解调错误，而一般的解码器是用在整个副载波时间段内对副载波频率平均来得到最后的副载波频率，这样，这个切换时的错误解调就会影响最后副载波频率的解码，而用采样的形式，就避开了这段切换时的错误解调时间段，解码出的副载波频率更加准确。

由于两种副载波的持续时间不一样长，所以如何定副载波的边界就成了一个难点，本发明通过用检测到的副载波频率来实时更新副载波周期，很方便的解决了这个问题。

本发明整体结构清晰，能检测的错误类型也完整，便于硬件实现。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1是双副载波模式信号的帧头波形示意图；

图2是双副载波模式信号的数据值为0的编码波形示意图；

图3是双副载波模式信号的数据值为1的编码波形示意图；

图4是双副载波模式信号的帧尾波形示意图；

图5是所述双副载波模式信号解码器结构框图。

具体实施方式

结合图5所示，所述解码ISO/IEC15693协议中读卡器发送的双副载波模式信号解码器，采用模拟射频解调模块解调输出的时钟rf_clk信号1作为时钟信号；包括：一边沿检测电路、一副载波周期检测电路、一副载波长度计时器、一帧头检测电路、一帧尾检测电路、一数据解码有效标志产生电路、一数据解码电路、一状态标志产生电路和一接收信号编码错误检测逻辑电路。图中相同序号信号端口是相互连接的。

所述解码器有3个输入信号，分别是：

a、模拟射频解调模块解调输出的载波频率的时钟rf_clk信号1，载波频率为13.56MHz。

b、模拟射频解调模块解调输出的副载波包络信号rf_dout信号2。

c、复位信号rstn信号20。

所述解码器有5个输出信号，分别是：

A、解码数据信号dec_dout信号12，位宽为1位。

B、数据解码有效标志信号dec_dout_vld信号22。

C、帧头标志信号sof_flag信号14。

D、帧尾标志信号eof_flag信号18。

E、接收信号编码错误标志信号bit_coding_err信号21。

所述边沿检测电路，用于检测输入的副载波包络信号rf_dout信号2的边沿，得到并输出边沿标志信号edge_det信号3。考虑到模拟射频解调模块对上升沿或下降沿的解调能力不一致，所以检测上升沿还是下降沿，取决于模拟射频解调模块输出的副载波包络信号rf_dout信号2的哪个沿比较准，根据模拟射频解调模块的解调性能调整。

所述副载波周期检测电路，用于判决副载波周期。这是通过计两个边沿标志信号edge_det信号3之间的载波频率时钟rf_clk信号1的个数来确定的，产生并输出4个判决信号，分别是第一判决信号f_fast信号4，第二判决信号f_slow信号5，第三判决信号f_faster信号6，第四判决信号f_slower信号7。当个数范围在28-THD0到28+THD0内，则第一判决信号f_fast信号4有效；当个数范围在32-THD1到32+THD1内，则第二判决信号f_slow信号5有效；当个数范围小于28-THD0，那么第三判决信号f_faster信号6有效；当个数范围大于32+THD1，那么第四判决信号f_slower有效信号7；其中THD0为不大于14的整数，THD1为不大于16的整数。其中第一判决信号f_fast信号4对应fc/28这种副载波，第二判决信号f_slow信号5对应fc/32这种副载波。考虑到模拟射频解调模块引入的副载波包络信号rf_dout信号2变形造成的偏差，对2个频率的副载波分别用2个阈值THD0，THD1来限定偏差范围。由于2个副载波频率对应一个数据编码，所以解码时需要知道前一次的副载波频率，即需要在所述副载波长度计时器输出的采样标志信号samp_pos信号10有效时，对第一判决信号f_fast信号4，第二判决信号f_slow信号5分别进行缓存，经缓存后对应输出第五判决信号f_fast_r信号8，第六判决信号f_slow_r信号9。

所述副载波长度计时器，用于计当前频率副载波的长度bit_width。根据ISO/IEC15693协议规定，不同频率的副载波对应固定的不同长度的时间，因此需用该副载波长度计时器来计当前频率副载波的长度bit_width。在接收到第一个副载波的边沿标志信号edge_det信号3时，所述副载波长度计时器清0，然后以当前频率副载波的长度bit_width为周期计数，计数值称为cnt_dec_time。当前频率副载波的长度bit_width是通过采样当前的副载波频率得到的；即在采样标志信号samp_pos信号10有效时，采样所述副载波周期检测电路输出的第一判决信号f_fast信号4是否有效，如果有效则判当前副载波的频率为fc/28的副载波；对应高速编码时副载波长度为252，低速编码时副载波长度为1008。反之，如果采样第一判决信号f_fast信号4无效，那么判当前副载波的频率为fc/32的副载波；对应高速编码时副载波长度为256，低速编码时副载波长度为1024。采样标志信号samp_pos信号10是在所述计数值cnt_dec_time等于设定值SAMP_NUM时有效的，可以调整SAMP_NUM来选择模拟射频解调模块引入的副载波包络信号rf_dout信号2形变最小的时刻作为采样点。设定值SAMP_NUM对应高速编码为小于等于252的整数，对应低速编码为小于等于1008的整数。

所述帧头检测电路，用于检测帧头波形信号，产生并输出帧头标志信号sof_flag信号14。根据ISO/IEC15693协议规定，帧头所对应的序列是第一判决信号f_fast信号4,第一判决信号f_fast信号4,第一判决信号f_fast信号4,第二判决信号f_slow信号5,第二判决信号f_slow信号5,第二判决信号f_slow信号5,第一判决信号f_fast信号4,第二判决信号f_slow信号5；因此，在所述状态标志产生电路输出的接收帧头状态标志信号dec_state_sof信号13的控制下，在采样标志信号samp_pos10有效时，采样所述副载波周期检测电路的输出，如果是上述序列，那么就输出帧头标志信号sof_flag信号14。

所述数据解码有效标志产生电路，由1个翻转标志信号samp_flag和一组逻辑电路构成，当收到所述帧头标志信号sof_flag信号14后，翻该转标志信号samp_flag清0；用于产生数据编码有效标志信号。由于2个副载波频率对应一个数据编码，所以每个编码周期内会收到2个采样标志信号samp_pos信号10。于是在接收数据状态下，即在接收数据状态标志信号dec_state_data信号15控制状态下，用翻转标志信号samp_flag的翻转来标志出第2个采样标志信号samp_pos信号10，产生并输出数据解码预有效标志信号dec_dout_vld_t1信号11；即在接收数据状态标志信号dec_state_data信号15控制状态下，当采样标志信号samp_pos信号10有效时，翻转标志信号samp_flag翻转；翻转标志信号samp_flag逻辑“与”上采样标志信号samp_pos信号10构成数据解码预有效标志信号dec_dout_vld_t1信号11。然后在帧尾预判决标志信号eof_det_t信号17有效时，屏蔽掉所述数据解码预有效标志信号dec_dout_vld_t1信号11，产生并输出数据编码有效标志信号dec_dout_vld信号22（即最后的数据解码有效标志信号dec_dout_vld信号22是由所述数据解码预有效标志信号dec_dout_vld_t1信号11屏蔽掉帧尾预判决标志信号eof_det_t信号17后产生的）。这样会在数据最后多出1个数据解码有效标志信号，这个多余的数据解码有效标志对应的是含在帧尾开始阶段的数据0波形，可以通过后处理去掉，比如接收后去掉最后一个数据0。

所述数据解码电路，根据ISO/IEC15693协议中的数据编码波形，在数据解码预有效标志信号dec_dout_vld_t1信号11有效时，去判断接收的副载波序列，即判断所述第六判决信号f_slow_r信号9和所述第一判决信号f_fast信号4，如果同时有效（即同时为1），那么就解码输出0，否则输出1。数据解码输出用一个D触发器缓存，D触发器的输出就是数据解码电路输出的解码数据信号dec_dout信号12。

所述帧尾检测电路，根据ISO/IEC15693协议中的帧尾波形，首先，在接收数据状态下，即在接收数据状态标志信号dec_state_data信号15控制状态下，在数据解码预有效标志信号dec_dout_vld_t1信号11有效时，检测1个数据0后跟2个所述第二判决信号f_slow信号5的序列；即判断所述第六判决信号f_slow_r信号9为1，所述第二判决信号f_slow信号5为1，解码数据信号dec_dout信号12为0这3个条件是否同时成立，如果同时成立，则产生并输出帧尾预判决标志信号eof_det_t信号17。由于数据编码不会在一个数据在数据编码周期内发2个所述第二判决信号f_slow信号5的序列，所以这可以作为进入帧尾检测状态的转换条件。接着，在帧尾检测状态下，即在接收帧尾状态标志信号dec_state_eof信号16控制状态下，采样标志信号samp_pos信号10有效时，根据ISO/IEC15693协议中的帧尾波形，采样副载波频率判决电路的输出序列，如果采样值依次是第二判决信号f_slow信号5,第一判决信号f_fast信号4,第一判决信号f_fast信号4,第一判决信号f_fast信号4序列，那么就产生并输出帧尾标志信号eof_flag信号18。

所述状态标志产生电路，用于产生不同状态标志信号，用来区分不同接收阶段。所述状态标志信号共有4个，分别是：静默状态标志信号dec_state_idle信号19，接收帧头状态标志信号dec_state_sof信号13，接收数据状态标志信号dec_state_data信号15，接收帧尾状态标志信号dec_state_eof信号16。无论在任何状态标志下，当收到复位信号rstn信号20后，进入静默状态标志信号dec_state_idle信号19控制状态中。

在静默状态标志信号dec_state_idle信号19控制状态下，当检测到所述边沿标志信号edge_det信号3后，进入接收帧头状态标志信号dec_state_sof信号13控制状态中。

在接收帧头状态标志信号dec_state_sof信号13控制状态，当检测到帧头标志信号sof_flag信号14后，进入接收数据状态标志信号dec_state_data信号15控制状态。

在接收数据状态标志信号dec_state_data信号15控制状态，当收到帧尾预判决标志信号eof_det_t信号17后，进入接收帧尾状态标志信号dec_state_eof信号16控制状态。

在接收帧尾状态标志信号dec_state_eof信号16控制状态，当收到帧尾标志信号eof_flag信号18后，回到静默状态标志信号dec_state_idle信号19控制状态中。

所述接收信号编码错误检测逻辑电路，由4个判决逻辑电路构成，分别检测编码期间副载波频率过快或过慢，帧头编码不符合协议要求，数据编码不符合协议要求，帧尾编码不符合协议要求这4种错误。根据数据编码特点，可能出现上述4种编码错误，但只要检测到其中任意一种错误，就产生并输出接收编码错误标志信号bit_coding_err信号21。其中：

判断编码期间副载波频率过快或过慢逻辑电路，通过判断所述副载波周期检测电路检测到的副载波频率是否超过设定阈值限定的范围来确定。对2种副载波来说，分别用THD0和THD1来表示偏差阈值，超过偏差阈值就输出所述第四判决信号f_slower信号7或所述第三判决信号f_faster信号6。在非静默状态标志信号dec_state_idle信号19控制状态，在所述采样标志信号samp_pos信号10有效时，采样副载波周期检测电路的输出，如果是所述第四判决信号f_slower信号7或所述第三判决信号f_faster信号6，那么就出编码期间副载波频率过快或过慢错误标志。

判断帧头编码不符合协议要求逻辑电路，在接收帧头状态标志信号dec_state_sof信号13控制状态下，在所述采样标志信号samp_pos信号10有效时，采样所述副载波周期检测电路的输出，如果不是协议规定的帧头序列，即不是第一判决信号f_fast信号4,第一判决信号f_fast信号4,第一判决信号f_fast信号4,第二判决信号f_slow信号5,第二判决信号f_slow信号5,第二判决信号f_slow信号5,f_fast信号4,第二判决信号f_slow信号5序列，就出帧头编码不符合协议要求错误标志。

判断数据编码不符合协议要求逻辑电路，根据数据编码特点，数据0和数据1分别是第二判决信号f_slow信号5，第一判决信号f_fast信号4序列和第一判决信号f_fast信号4，第二判决信号f_slow信号5序列；另外帧尾的开始会有第二判决信号f_slow信号5，第一判决信号f_slow信号4序列。因此，如果在数据编码内检测到第一判决信号f_fast信号4，第一判决信号f_fast信号4序列，即在接收数据状态标志信号dec_state_data信号15控制状态下，在所述数据解码预有效标志信号dec_dout_vld_t1信号11为1时，检测到第一判决信号f_fast信号4和第五判决信号f_fast_r信号8都为1，那么就出数据编码不符合协议要求错误标志。

判断帧尾编码不符合协议要求逻辑电路。由于帧尾检测分两部分，所以相对应的，帧尾编码不符合协议要求错误检测也分两部分。

首先，在接收数据状态标志信号dec_state_data信号15控制状态下，在所述数据解码预有效标志信号dec_dout_vld_t1信号11为1（即有效）时，判断第六判决信号f_slow_r信号9，第二判决信号f_slow信号5以及解码数据信号dec_dout信号12，如果都为1，则出错误标志1。

然后，在接收帧尾状态标志信号dec_state_eof信号16控制状态下，在采样标志信号samp_pos信号10有效时，检测采样副载波周期检测电路的输出是否是协议规定的帧尾波形，即第二判决信号f_slow信号5,第一判决信号f_fast信号4,第一判决信号f_fast信号4,第一判决信号f_fast信号4序列，如果不是，就出错误标志2。错误标志1和错误标志2任意一个有效时，就出帧尾编码不符合协议要求错误标志。

以上四种错误只要检测到其中任意一种错误，就出接收编码错误标志信号bit_coding_err信号21。

本发明适用其它应用领域中，与ISO/IEC15693协议中读卡器发送的双副载波模式信号编码方式相似的信号。

以上通过具体实施方式对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (12)

1.一种解码ISO/IEC15693协议中卡片发送的双副载波模式信号解码器，其特征在于，采用模拟射频解调模块解调输出的时钟作为时钟信号，包括：

一边沿检测电路，用于检测模拟射频解调模块解调输出的副载波包络信号的边沿，产生并输出边沿标志信号；

一副载波周期检测电路，与所述边沿检测电路相连接，用于判决副载波周期；

一副载波长度计时器，与所述边沿检测电路和副载波周期检测电路相连接，用于记载当前频率副载波的长度，产生并输出采样标志信号；

一帧头检测电路，与所述副载波长度计时器和副载波周期检测电路相连接，用于检测帧头波形信号，产生并输出帧头标志信号；

一帧尾检测电路，与所述副载波周期检测电路和副载波长度计时器相连接，用于检测帧尾波形信号，产生并输出帧尾预判决标志信号和帧尾标志信号；

一数据解码有效标志产生电路，与所述副载波长度计时器、帧头检测电路和帧尾检测电路相连接，用于产生并输出数据解码有效标志信号和数据解码预有效标志信号；

一数据解码电路，与所述副载波周期检测电路和数据解码有效标志产生电路相连接，在所述数据解码预有效标志信号有效时，进行解码，产生并输出解码数据信号；

一状态标志产生电路，与所述边沿检测电路、数据解码有效标志产生电路、帧头检测电路和帧尾检测电路相连接，用于产生不同状态标志信号，区分不同接收阶段；

一接收信号编码错误检测逻辑电路，与所述副载波周期检测电路、副载波长度计时器、数据解码电路、数据解码有效标志产生电路和状态标志产生电路相连接，根据数据编码特点，进行编码错误检测。

2.如权利要求1所述的解码器，其特征在于：所述边沿检测电路检测输入的副载波包络信号边沿，检测的边沿是上升沿还是下降沿根据模拟射频解调模块的解调性能调整，即取决于模拟射频解调模块输出的副载波包络信号哪个沿比较准。

3.如权利要求1所述的解码器，其特征在于：所述副载波周期检测电路，通过计两个所述边沿标志信号之间的时钟信号的个数来确定，产生并输出4个判决信号，分别是第一判决信号，第二判决信号，第三判决信号，第四判决信号；当个数范围在28-THD0到28+THD0内，则第一判决信号有效；当个数范围在32-THD1到32+THD1内，则第二判决信号有效；当个数范围小于28-THD0，则第三判决信号有效；当个数范围大于32+THD1，则第四判决信号；其中，THD0为小于等于14的整数，THD1为小于等于16的整数；在所述副载波长度计时器输出的采样标志信号有效时，对所述第一判决信号信号，第二判决信号分别进行缓存，经缓存后对应输出第五判决信号，第六判决信号。

4.如权利要求3所述的解码器，其特征在于：所述第一判决信号对应fc/28副载波，所述第二判决信号对应fc/32副载波；其中fc为载波频率13.56MHz。

5.如权利要求1所述的的解码器，其特征在于：所述副载波长度计时器，在接收到第一个副载波的边沿标志信号时清0；再以当前频率副载波的长度为周期计数；所述当前频率副载波的长度通过采样当前的副载波频率得到的，即在所述副载波长度计时器输出的采样标志信号有效时，采样所述副载波周期检测电路输出的第一判决信号是否有效，如果有效则当前副载波的频率为fc/28的副载波，对应高速编码时副载波长度为252，低速编码时副载波长度为1008；反之，如果采样所述第一判决信号无效，那么当前副载波的频率为fc/32的副载波，对应高速编码时副载波长度为256，低速编码时副载波长度为1024；其中fc为载波频率13.56MHz。

6.如权利要求1所述的解码器，其特征在于：所述数据解码电路，根据ISO/IEC15693协议中的数据编码波形，在第二数据编码有效标志信号有效时，判断接收的副载波序列，即判断所述副载波周期检测电路输出的第六判决信号和第一判决信号，如果同时为1，则数据解码输出0，否则输出1；所述数据解码经缓存后作为数据解码电路输出的解码数据信号。

7.如权利要求1所述的解码器，其特征在于：所述帧头检测逻辑电路，在所述状态标志产生电路输出的接收帧头状态标志信号的控制下，在所述副载波长度计时器输出的采样标志信号有效时，采样所述副载波周期检测电路的输出，如果采样值依次是第一判决信号，第一判决信号，第一判决信号，第二判决信号，第二判决信号，第二判决信号，第一判决信号，第二判决信号；则产生并输出帧头标志信号。

8.如权利要求1所述的解码器，其特征在于：所述帧尾检测电路，在所述状态标志产生电路输出的接收数据状态标志信号控制状态下，在所述数据解码有效标志产生电路输出的数据解码预有效标志信号有效时，判断所述副载周期检测电路输出的第六判决信号是否为1，第二判决信号是否为1，所述数据解码电路输出的解码数据信号是否为0，如果上述3个条件同时成立，则产生并输出帧尾预判决标志信号；

然后，在所述状态标志产生电路输出的接收帧尾状态标志信号控制状态下，在所述副载波长度计时器输出的采样标志信号有效时，采样所述副载波周期检测电路的输出序列，如果采样值依次是第二判决信号，第一判决信号，第一判决信号，第一判决信号序列，则产生并输出帧尾标志信号。

9.如权利要求1所述的解码器，其特征在于：所述状态标志模块，输出4种状态标志信号；

在输出静默状态标志信号状态下，当检测到所述边沿检测电路输出的边沿标志信号后，输出接收帧头状态标志信号；

在输出接收帧头状态标志信号状态下，当检测到所述帧头检测电路输出的帧头标志信号后，输出接收数据状态标志信号；

在输出接收数据状态标志信号状态下，当检测到所述帧尾检测电路输出的帧尾预判决标志信号后，输出接收帧尾状态标志信号；

在输出接收帧尾状态标志信号状态下，当检测到所述帧尾检测电路输出的帧尾标志信后，输出静默状态标志信号；

无论输出任何状态标志信号，当接收到复位信号后，均回到输出所述静默状态标志信号的状态。

10.如权利要求1所述的解码器，其特征在于：所述接收编码错误检测逻辑电路，分别检测编码期间副载波频率过快或过慢，帧头编码不符合协议要求，数据编码不符合协议要求，帧尾编码不符合协议要求4种错误；

所述检测编码期间副载波频率过快或过慢，在所述状态标志模块输出的非静默状态标志信号控制状态下，在所述副载波长度计时器输出的采样标志信号有效时，采样所述副载波周期检测电路的输出，如果是第四判决信号或所述第三判决信号，则产生编码期间副载波频率过快或过慢错误标志；

所述检测帧头编码不符合协议要求，在所述状态标志模块输出的接收帧头状态标志信号控制状态下，在所述副载波长度计时器输出的采样标志信号有效时，采样所述副载波周期检测电路的输出，如果不是第一判决信号，第一判决信号，第一判决信号，第二判决信号，第二判决信号，第二判决信号，第一判决信号，第二判决信号序列，则产生帧头编码不符合协议要求错误标志；

所述检测数据编码不符合协议要求，在所述状态标志模块输出的接收数据状态标志信号控制状态下，在所述数据解码有效标志产生电路输出的第二数据编码有效标志信号有效时，检测所述副载波周期检测电路输出的第一判决信号和第五判决信号，如果都为1，则产生数据编码不符合协议要求错误标志；

所述检测帧尾编码不符合协议要求，分为两部分；

第一部分，在所述状态标志模块输出的接收数据状态标志信号控制状态下，在所述数据解码有效标志产生电路输出的数据解码预有效标志信号有效时，检测所述副载波周期检测电路输出的第六判决信号，第二判决信号以及所述数据解码电路输出的解码数据信号，如果都为1，则产生错误标志1；

第二部分，在所述状态标志模块输出的接收帧尾状态标志信号控制状态下，在所述副载波长度计时器输出的采样标志信号有效时，检测所述副载波周期检测电路的输出，如果不是第二判决信号，第一判决信号，第一判决信号，第一判决信号序列，则产生错误标志2；

错误标志1和错误标志2任意一个有效时，则产生帧尾编码不符合协议要求错误标志；

以上四种错误只要检测到其中任意一种错误，则产生并输出接收信号编码错误标志信号。

11.如权利要求1所述的解码器，其特征在于：所述数据解码有效标志产生电路，具有一翻转标志信号，当收到所述帧头检测电路输出的帧头标志信号后，该翻转标志信号清0；在所述状态标志产生电路输出的接收数据状态标志信号控制状态下，当所述副载波长度计时器输出的采样标志信号有效时，所述翻转标志信号翻转；该翻转标志信号逻辑“与”上所述采样标志信号构成并输出数据解码预有效标志信号；

在所述帧尾检测电路输出的帧尾预判决标志信号有效时屏蔽掉所述数据解码预有效标志信号，则产生并输出数据解码有效标志信号。

12.如权利要求3、4、5、7、8、10或11任一所述的解码器，其特征在于：所述采样标志信号是在所述副载波长度计时器的计数值等于设定值时有效的，该设定值对应高速编码为小于等于252的整数，对应低速编码为小于等于1008的整数。