CN104218038A - 嵌入式otp结构 - Google Patents
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Abstract
本发明公开了一种嵌入式OTP结构,包括:一由栅极-栅氧化层-硅衬底构成的第一耦合电容;还包括一MIP电容或一PIP电容;所述MIP电容或PIP电容与第一耦合电容并联,形成双耦合电容。本发明在同样电容值大小的情况下,可以有效减小电容面积。
Description
技术领域
本发明涉及半导体集成电路领域,特别是涉及一种双耦合电容的嵌入式OTP结构。
背景技术
传统的连接电容型OTP(One Time Programmable ROM,一次可编程存储器)一般只使用栅极-栅氧化层-硅衬底电容作为耦合电容;该耦合电容面积比较大,使得一次可编程存储器晶胞单元(OTP cell)及相应的电路模块面积较大。虽然CMOS(Complementary Metal Oxide Semiconductor,互补金属氧化物半导体)工艺尺寸在不断缩小,但由于耦合电容面积较难降下来,限制了一次可编程存储器晶胞单元及相应的电路模块面积的缩小。
现有的连接电容型OTP制作工艺流程如下:
步骤1、参见图1所示,使用LOCOS(Local Oxide of Silicon,局部硅氧化)或STI(Shallow Trench Isolation,浅沟槽隔离)工艺,形成有源区(Active)1和LOCOS/STI区域(有源区以外的区域,图中未示)。
步骤2、参见图2所示,进行N阱注入及P阱注入,分别形成P阱2和N阱3。
步骤3、参见图3所示,栅氧化层及栅极多晶硅成长,并进行栅极多晶硅刻蚀,形成栅极4。
步骤4、参见图5所示,在CMOS区域进行NLDD(N type Lightly DopedDrain,N型轻掺杂漏结构,图中未示)注入、在OTP晶胞的晶体管区域进行HDD(Highly Doped Drain,高掺杂漏结构)9注入和在CMOS区域进行PLDD(P type Lightly Doped Drain,P型轻掺杂漏结构,图中未示)注入,侧壁保护层(Spacer)成长及刻蚀,NP(N型源漏区)7及PP(P型源漏区)8注入,至此一次可编程存储器晶胞单元已形成;其中,左边为晶胞的晶体管6(Cell Transistor),右边为晶胞的耦合电容5(Cell Capacitance)区域。
后续再进行接触孔,通孔,后层金属连线及钝化层工艺。
发明内容
本发明要解决的技术问题是提供一种嵌入式OTP结构,在同样电容值大小的情况下,可以有效减小电容面积。
为解决上述技术问题,本发明的嵌入式OTP结构,包括:一由栅极-栅氧化层-硅衬底构成的第一耦合电容;还包括一MIP(Metal-Insulator-Poly,金属-绝缘介质-多晶硅)电容或一PIP(Poly-Insulator-Poly,多晶硅-绝缘介质-多晶硅)电容;所述MIP电容或PIP电容与第一耦合电容并联,形成双耦合电容。
本发明是在传统的栅极-栅氧化层-硅衬底耦合电容结构上再叠加上MIP或PIP等电容的双耦合电容的嵌入式OTP;两个电容并联,相当于两个电容值相加,在同样电容值大小的情况下,与传统的单耦合电容相比,可以有效的减小电容面积,即减小OTP的晶胞单元(cell)以及相应的电路模块的面积。叠加的电容除MIP或PIP外,还可使用栅极/侧壁保护层介质或工艺中其他合适的介质层/多晶硅高阻(HRpoly)电容,一般不会增加工艺成本。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明:
图1是形成有源区和LOCOS/STI区域示意图;
图2是进行N阱及P阱注入示意图;
图3是栅氧化层及栅极多晶硅成长,并进行栅极多晶硅刻蚀示意图;
图4是MIP或PIP中间介质层及WSi或多晶硅生长,并进行刻蚀示意图;
图5是现有的连接电容型OTP结构示意图;
图6是双耦合电容的嵌入式OTP结构示意图。
具体实施方式
所述双耦合电容的嵌入式OTP制作工艺流程如下:
步骤一、如图1所示,使用LOCOS或STI工艺,在OTP晶胞的晶体管及OTP晶胞的耦合电容处形成有源区1,其他区域形成LOCOS/STI区域。
步骤二、如图2所示,在OTP晶胞的耦合电容区域进行N阱注入,形成N阱3,在OTP晶胞的晶体管区域进行P阱注入,形成P阱2。
步骤三、如图3所示,整片圆片进行栅氧化层及栅极多晶硅成长,并进行栅极多晶硅刻蚀,形成栅极4。
步骤四、如图4所示,进行MIP或PIP中间介质层及WSi(钨化硅)或多晶硅生长及刻蚀。WSi作为MIP电容的上极板,多晶硅作为PIP电容的上极板。所述中间介质层也可使用侧壁保护层介质或工艺中其他合适的层次,上极板也可使用多晶硅高阻等。
步骤五、如图6所示,分别在CMOS区域进行NLDD注入(图中未示)、在OTP晶胞的晶体管区域进行HDD9注入和在CMOS区域进行PLDD注入(图中未示),侧壁保护层成长及刻蚀,NP7及PP8注入,至此一次可编程存储器晶胞单元已形成,左边为晶胞的晶体管6区域,右边为晶胞的耦合电容5区域。
后续再进行接触孔,通孔,后层金属连线及钝化层工艺。
如图6所示,晶胞的耦合电容5除了栅极-栅氧化层-硅衬底电容外,再叠加上栅极-绝缘介质层-WSi或多晶硅(Poly)电容,即形成双耦合电容的嵌入式OTP。
以上通过具体实施方式对本发明进行了详细的说明,但这些并非构成对本发明的限制。在不脱离本发明原理的情况下,本领域的技术人员还可做出许多变形和改进,这些也应视为本发明的保护范围。
Claims (1)
1.一种嵌入式一次可编程存储器OTP结构,包括:一由栅极-栅氧化层-硅衬底构成的第一耦合电容;其特征在于,还包括:一金属-绝缘介质-多晶硅MIP电容或一多晶硅-绝缘介质-多晶硅PIP电容;所述金属-绝缘介质-多晶硅MIP电容或多晶硅-绝缘介质-多晶硅PIP电容与第一耦合电容并联,形成双耦合电容。
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CN201310222709.1A CN104218038A (zh) | 2013-06-05 | 2013-06-05 | 嵌入式otp结构 |
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- 2013-06-05 CN CN201310222709.1A patent/CN104218038A/zh active Pending
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