CN104218038A - 嵌入式otp结构 - Google Patents
嵌入式otp结构 Download PDFInfo
- Publication number
- CN104218038A CN104218038A CN201310222709.1A CN201310222709A CN104218038A CN 104218038 A CN104218038 A CN 104218038A CN 201310222709 A CN201310222709 A CN 201310222709A CN 104218038 A CN104218038 A CN 104218038A
- Authority
- CN
- China
- Prior art keywords
- capacitor
- otp
- polysilicon
- coupling capacitance
- mip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开了一种嵌入式OTP结构，包括：一由栅极-栅氧化层-硅衬底构成的第一耦合电容；还包括一MIP电容或一PIP电容；所述MIP电容或PIP电容与第一耦合电容并联，形成双耦合电容。本发明在同样电容值大小的情况下，可以有效减小电容面积。
Description
技术领域
本发明涉及半导体集成电路领域，特别是涉及一种双耦合电容的嵌入式OTP结构。
背景技术
传统的连接电容型OTP（One Time Programmable ROM，一次可编程存储器）一般只使用栅极-栅氧化层-硅衬底电容作为耦合电容；该耦合电容面积比较大，使得一次可编程存储器晶胞单元（OTP cell）及相应的电路模块面积较大。虽然CMOS（Complementary Metal Oxide Semiconductor，互补金属氧化物半导体）工艺尺寸在不断缩小，但由于耦合电容面积较难降下来，限制了一次可编程存储器晶胞单元及相应的电路模块面积的缩小。
现有的连接电容型OTP制作工艺流程如下：
步骤1、参见图1所示，使用LOCOS（Local Oxide of Silicon，局部硅氧化）或STI（Shallow Trench Isolation，浅沟槽隔离）工艺，形成有源区（Active）1和LOCOS/STI区域（有源区以外的区域，图中未示）。
步骤2、参见图2所示，进行N阱注入及P阱注入，分别形成P阱2和N阱3。
步骤3、参见图3所示，栅氧化层及栅极多晶硅成长，并进行栅极多晶硅刻蚀，形成栅极4。
步骤4、参见图5所示，在CMOS区域进行NLDD（N type Lightly DopedDrain，N型轻掺杂漏结构，图中未示）注入、在OTP晶胞的晶体管区域进行HDD（Highly Doped Drain，高掺杂漏结构）9注入和在CMOS区域进行PLDD（P type Lightly Doped Drain，P型轻掺杂漏结构，图中未示）注入，侧壁保护层（Spacer）成长及刻蚀，NP（N型源漏区）7及PP（P型源漏区）8注入，至此一次可编程存储器晶胞单元已形成；其中，左边为晶胞的晶体管6（Cell Transistor），右边为晶胞的耦合电容5（Cell Capacitance）区域。
后续再进行接触孔，通孔，后层金属连线及钝化层工艺。
发明内容
本发明要解决的技术问题是提供一种嵌入式OTP结构，在同样电容值大小的情况下，可以有效减小电容面积。
为解决上述技术问题，本发明的嵌入式OTP结构，包括：一由栅极-栅氧化层-硅衬底构成的第一耦合电容；还包括一MIP（Metal-Insulator-Poly，金属-绝缘介质-多晶硅）电容或一PIP（Poly-Insulator-Poly，多晶硅-绝缘介质-多晶硅）电容；所述MIP电容或PIP电容与第一耦合电容并联，形成双耦合电容。
本发明是在传统的栅极-栅氧化层-硅衬底耦合电容结构上再叠加上MIP或PIP等电容的双耦合电容的嵌入式OTP；两个电容并联，相当于两个电容值相加，在同样电容值大小的情况下，与传统的单耦合电容相比，可以有效的减小电容面积，即减小OTP的晶胞单元（cell）以及相应的电路模块的面积。叠加的电容除MIP或PIP外，还可使用栅极/侧壁保护层介质或工艺中其他合适的介质层/多晶硅高阻（HRpoly）电容，一般不会增加工艺成本。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是形成有源区和LOCOS/STI区域示意图；
图2是进行N阱及P阱注入示意图；
图3是栅氧化层及栅极多晶硅成长，并进行栅极多晶硅刻蚀示意图；
图4是MIP或PIP中间介质层及WSi或多晶硅生长，并进行刻蚀示意图；
图5是现有的连接电容型OTP结构示意图；
图6是双耦合电容的嵌入式OTP结构示意图。
具体实施方式
所述双耦合电容的嵌入式OTP制作工艺流程如下：
步骤一、如图1所示，使用LOCOS或STI工艺，在OTP晶胞的晶体管及OTP晶胞的耦合电容处形成有源区1，其他区域形成LOCOS/STI区域。
步骤二、如图2所示，在OTP晶胞的耦合电容区域进行N阱注入，形成N阱3，在OTP晶胞的晶体管区域进行P阱注入，形成P阱2。
步骤三、如图3所示，整片圆片进行栅氧化层及栅极多晶硅成长，并进行栅极多晶硅刻蚀，形成栅极4。
步骤四、如图4所示，进行MIP或PIP中间介质层及WSi（钨化硅）或多晶硅生长及刻蚀。WSi作为MIP电容的上极板，多晶硅作为PIP电容的上极板。所述中间介质层也可使用侧壁保护层介质或工艺中其他合适的层次，上极板也可使用多晶硅高阻等。
步骤五、如图6所示，分别在CMOS区域进行NLDD注入（图中未示）、在OTP晶胞的晶体管区域进行HDD9注入和在CMOS区域进行PLDD注入（图中未示），侧壁保护层成长及刻蚀，NP7及PP8注入，至此一次可编程存储器晶胞单元已形成，左边为晶胞的晶体管6区域，右边为晶胞的耦合电容5区域。
后续再进行接触孔，通孔，后层金属连线及钝化层工艺。
如图6所示，晶胞的耦合电容5除了栅极-栅氧化层-硅衬底电容外，再叠加上栅极-绝缘介质层-WSi或多晶硅（Poly）电容，即形成双耦合电容的嵌入式OTP。
以上通过具体实施方式对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (1)
1.一种嵌入式一次可编程存储器OTP结构，包括：一由栅极-栅氧化层-硅衬底构成的第一耦合电容；其特征在于，还包括：一金属-绝缘介质-多晶硅MIP电容或一多晶硅-绝缘介质-多晶硅PIP电容；所述金属-绝缘介质-多晶硅MIP电容或多晶硅-绝缘介质-多晶硅PIP电容与第一耦合电容并联，形成双耦合电容。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310222709.1A CN104218038A (zh) | 2013-06-05 | 2013-06-05 | 嵌入式otp结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310222709.1A CN104218038A (zh) | 2013-06-05 | 2013-06-05 | 嵌入式otp结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN104218038A true CN104218038A (zh) | 2014-12-17 |
Family
ID=52099382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310222709.1A Pending CN104218038A (zh) | 2013-06-05 | 2013-06-05 | 嵌入式otp结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104218038A (zh) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050133842A1 (en) * | 2002-11-18 | 2005-06-23 | Fujitsu Limited | Semiconductor device and fabrication method of a semiconductor device |
| CN101197370A (zh) * | 2006-12-06 | 2008-06-11 | 上海华虹Nec电子有限公司 | 一种金属电容耦合otp器件及其制造方法 |
| US20090122603A1 (en) * | 2007-11-14 | 2009-05-14 | Liu David K Y | Integrated circuit embedded with non-volatile programmable memory having variable coupling |
| CN101752380A (zh) * | 2008-12-09 | 2010-06-23 | 上海华虹Nec电子有限公司 | 一种otp器件 |
| CN101872766A (zh) * | 2009-04-23 | 2010-10-27 | 上海华虹Nec电子有限公司 | Otp器件及制备方法 |
| US20120256293A1 (en) * | 2011-04-11 | 2012-10-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | One-time programmable devices and methods of forming the same |
| CN103094282A (zh) * | 2011-10-28 | 2013-05-08 | 上海华虹Nec电子有限公司 | P型一次性可编程器件结构 |
-
2013
- 2013-06-05 CN CN201310222709.1A patent/CN104218038A/zh active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050133842A1 (en) * | 2002-11-18 | 2005-06-23 | Fujitsu Limited | Semiconductor device and fabrication method of a semiconductor device |
| CN101197370A (zh) * | 2006-12-06 | 2008-06-11 | 上海华虹Nec电子有限公司 | 一种金属电容耦合otp器件及其制造方法 |
| US20090122603A1 (en) * | 2007-11-14 | 2009-05-14 | Liu David K Y | Integrated circuit embedded with non-volatile programmable memory having variable coupling |
| CN101752380A (zh) * | 2008-12-09 | 2010-06-23 | 上海华虹Nec电子有限公司 | 一种otp器件 |
| CN101872766A (zh) * | 2009-04-23 | 2010-10-27 | 上海华虹Nec电子有限公司 | Otp器件及制备方法 |
| US20120256293A1 (en) * | 2011-04-11 | 2012-10-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | One-time programmable devices and methods of forming the same |
| CN103094282A (zh) * | 2011-10-28 | 2013-05-08 | 上海华虹Nec电子有限公司 | P型一次性可编程器件结构 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9647068B2 (en) | Semiconductor device and manufacturing method thereof | |
| US9093565B2 (en) | Fin diode structure | |
| KR101666752B1 (ko) | 고비저항 기판 상에 형성된 반도체 소자 및 무선 주파수 모듈 | |
| US9607989B2 (en) | Forming self-aligned NiSi placement with improved performance and yield | |
| CN104766860B (zh) | 具有多个阈值电压的半导体器件及其制造方法 | |
| US9362420B2 (en) | Transistor structure for electrostatic discharge protection | |
| CN107301994B (zh) | 瞬态电压抑制器及其制作方法 | |
| CN103811560A (zh) | 钳位二极管及其版图结构和其制造方法 | |
| KR20160149432A (ko) | 고비저항 기판 상에 형성된 반도체 소자 및 무선 주파수 모듈 | |
| CN101373767B (zh) | 半导体器件 | |
| US9935099B2 (en) | Semiconductor device | |
| KR101666753B1 (ko) | 고비저항 기판 상에 형성된 반도체 소자 및 무선 주파수 모듈 | |
| CN102013427B (zh) | 雪崩击穿二极管结构及制造方法 | |
| CN103489928A (zh) | 一种电容器结构及其制造方法 | |
| CN104124275A (zh) | 回形多叉指场效应晶体管及其制备方法 | |
| CN103165652A (zh) | Mos器件及其制造方法 | |
| CN102376578A (zh) | 实现双应力应变技术的方法 | |
| CN104218038A (zh) | 嵌入式otp结构 | |
| CN103579333B (zh) | Mos静电保护器件 | |
| CN103354207B (zh) | 抗esd集成soi ldmos器件单元的制作方法 | |
| CN103779416B (zh) | 一种低vf的功率mosfet器件及其制造方法 | |
| CN109103189B (zh) | 由n型电容耦合晶体管构成的一次可编程器件 | |
| CN107346791B (zh) | 瞬变电压抑制二极管的制备方法和瞬变电压抑制二极管 | |
| CN104143558A (zh) | 一种提高阱容量的图像传感器像素及其制作方法 | |
| CN103137694A (zh) | 一种表面沟道场效应晶体管及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20141217 |