CN104160475B - “绝缘体上硅”(soi)型衬底的活性硅层的薄化方法 - Google Patents

“绝缘体上硅”(soi)型衬底的活性硅层的薄化方法 Download PDF

Info

Publication number
CN104160475B
CN104160475B CN201380013727.7A CN201380013727A CN104160475B CN 104160475 B CN104160475 B CN 104160475B CN 201380013727 A CN201380013727 A CN 201380013727A CN 104160475 B CN104160475 B CN 104160475B
Authority
CN
China
Prior art keywords
layer
oxide layer
substrate
thickness
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201380013727.7A
Other languages
English (en)
Other versions
CN104160475A (zh
Inventor
F·博迪特
塞巴斯蒂安·凯尔迪勒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of CN104160475A publication Critical patent/CN104160475A/zh
Application granted granted Critical
Publication of CN104160475B publication Critical patent/CN104160475B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • H01L21/02005Preparing bulk and homogeneous wafers
    • H01L21/02008Multistep processes
    • H01L21/0201Specific process step
    • H01L21/02019Chemical etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604Chemical etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10Measuring as part of the manufacturing process
    • H01L22/12Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Formation Of Insulating Films (AREA)
  • Element Separation (AREA)

Abstract

本发明涉及一种使衬底的活性硅层(2)薄化的方法,所述衬底包括在活性层(2)和支持物(3)之间的绝缘层(4),所述方法包括一个通过牺牲性热氧化形成牺牲氧化物层(20)并对所述层(20)进行去氧化从而对活性层(2)进行牺牲性薄化的步骤。所述方法值得注意的是其包括:使用氧化性等离子体在所述活性层(2)上形成互补氧化物层(5)的步骤,所述层(5)的厚度轮廓与氧化物层(20)的厚度轮廓互补,从而使得所述层(5)和所述牺牲硅氧化物层(20)的厚度之和在所处理的衬底的表面上是恒定的;和对该层(5)进行去氧化的步骤,以使活性层(2)以均匀的厚度薄化。

Description

“绝缘体上硅”(SOI)型衬底的活性硅层的薄化方法
技术领域
本发明属于制造应用于电子学、光学和/或光电子学领域的衬底的领域。
更具体而言,本发明涉及使旨在应用于上述领域的衬底的活性硅层薄化的方法。
背景技术
在上述衬底中,特别而言,有一种被称作"SOI"(其为首字母缩写,代表“绝缘体上硅”)的衬底,其中,绝缘层(通常为氧化物层)插入并隐埋在表面硅活性层和支持衬底之间。
表述“活性层”表示半导体材料层(在SOI情况下,为硅层),在其中和/或其上将依次制造电子学、光学和/或光电子学组件。
此类衬底通常通过以下方式获得:将由硅制成的供体衬底分子粘合到支持衬底上,在所述粘合前用绝缘层覆盖这两个衬底中的一个或两个,而后使活性硅层沿着弱化区从供体衬底上脱离。
该弱化区通过例如注入原子物种(atomic species)来获得,例如按照商标名为SmartCutTM的方法来注入原子物种。
通常对由此获得的SOI衬底执行精整(finishing)步骤,其目的是使转移到支持衬底上的活性硅层的厚度变薄。
现有技术中已知的是称作“牺牲氧化/去氧化(deoxidation)”的薄化方法,其是对所述活性硅层的表面部分进行热氧化以形成硅氧化物(SiO2)层,随后对该牺牲的氧化物层进行去氧化(去除)。
该热氧化通常通过在常规的干式氧化炉或湿式氧化炉中对活性硅层施加700℃~1100℃的温度几分钟至几小时(取决于所需的氧化物厚度)来进行。
可惜的是,由此形成的热硅氧化物(SiO2)层的厚度并不均匀。在进行牺牲氧化步骤本身的过程中,该均匀性也极难控制。
所以,在除去该热氧化层(去氧化)后,活性硅层的残留厚度不再均匀。因此,在将活性硅层转移至支持物上的步骤和其精整后的状态之间,活性硅层存在较大的劣化。
因此期望改进该薄化方法。
在制造被称作“FDSOI”(其为首字母缩写,代表“完全耗尽型绝缘体上硅”)的衬底时(其中,表面活性硅层的厚度约为5nm~30nm,通常为5nm~12nm),该问题更加突出。
容易理解的是,极薄层中的厚度不均匀性可能会非常有问题,这是因为,如果在氧化/去氧化步骤后获得的硅层在某些点处过薄或过厚,则在其上后续制造的组件的电性质将面临严重劣化的风险。
无论FDSOI衬底属于隐埋氧化物层的厚度接近150nm的类型还是属于该层的厚度小于或等于30nm的类型(例如在被称作"FDSOI UTBOX"的衬底中,其中,"FDSOIUTBOX"为首字母缩写,代表"完全耗尽型绝缘体上硅-超薄隐埋氧化物"),都会遇到上述问题。
在可能受到活性硅层厚度变化的较大影响的电特性中,有一项是FDSOI晶体管的阈值电压,即,在低于该电压时,晶体管被认为是“关”的,而在高于该电压时,晶体管被认是“开”的。阈值电压对活性层厚度变化的灵敏度为约25mV/nm。
晶体管的持续微型化导致了容许区间的变窄,其中单一组件的所有晶体管的阈值电压都必须存在于该容许区间中,因此,还减小了活性层厚度的容许变化。
因此,本发明的目的是提供一种使SOI衬底的表面硅层薄化的方法,该方法使得可以获得以尽可能均匀的厚度薄化的硅层。
为此目的,本发明涉及一种旨在应用于电子学、光学和/或光电子学领域的使“绝缘体上硅”(SOI)衬底的活性硅层薄化的方法,所述衬底旨在应用于电子学、光学和/或光电子学领域,并且包括隐埋在所述活性硅层和支持物之间的绝缘层,所述方法包括至少一个下述步骤:通过牺牲性热氧化形成牺牲硅氧化物层并对所述层进行去氧化,从而对所述活性硅层进行牺牲性薄化。
根据本发明,所述方法还包括:
-使用氧化性等离子体在所述活性硅层上形成被称作“互补”氧化物层的氧化物层的步骤,所述互补氧化物层的厚度轮廓与所述牺牲硅氧化物层的厚度轮廓互补或基本互补,从而使得所述互补氧化物层和所述牺牲硅氧化物层的厚度之和在所处理的衬底的整个表面上是恒定的或基本恒定的,
-对所述互补氧化物层进行去氧化的步骤,
从而在所有这些步骤结束后使所述活性硅层以均匀的厚度薄化。
由于本发明的这些特征,所获得的总体薄化是均匀的,这是因为其组合了在牺牲氧化过程中形成的不均匀氧化物层的去除和补偿所述牺牲氧化物层轮廓的互补氧化物的去除。
本发明的其他优势和非限制性特征如下,可以仅具有其中一种或具有其组合:
-使用氧化性等离子体形成互补氧化物的步骤在带有电容耦合和能够调节的磁控管效应的反应性离子蚀刻型反应器中进行,其中,纯氧压力为约10~200mTorr,持续时间为10~90s,RF功率密度为0.3~3W/cm2
-牺牲硅氧化物层的形成通过在750℃~1200℃的温度下进行湿式氧化来进行,
-牺牲硅氧化物层的形成通过在750℃~1200℃的温度下进行干式氧化来进行,
-牺牲硅氧化物层的厚度在其中心部分较大并向着其环状外周逐渐变小,并且将互补氧化物层制成为使其厚度在其中心部分较小并向着其环状外周逐渐变大,
-牺牲硅氧化物层的厚度在其中心部分较小并向着其环状外周逐渐变大,并且,将互补氧化物层制成为使其厚度在其中心部分较大并向着其环状外周逐渐变小,
-通过在需要获得较薄厚度的部分注入较少气体并向着需要获得较厚厚度的部分逐渐注入更多的气体,从而在衬底的中心部分和环状外周之间产生离子化物种的密度梯度和/或氧化性等离子体的自由基的密度梯度,
-凭借围绕等离子体室的磁体,通过在需要获得较薄厚度的部分使离子化物种和/或氧化性等离子体的自由基散焦(defocusing)并通过向着需要获得较厚厚度的部分逐渐使它们聚集(concentrating),从而在衬底的中心部分和环状外周之间产生所述离子化物种的密度梯度和/或所述氧化性等离子体的自由基的密度梯度,
-通过将所述衬底置于包含若干个独立加热区的基底上,并通过在需要获得较薄厚度的部分保持较低温度并向着需要获得较厚厚度的部分使温度逐渐升高,从而在衬底的中心部分和环状外周之间产生离子化物种的密度梯度和/或氧化性等离子体的自由基的密度梯度,
-通过将衬底置于由若干个彼此独立供电的子电极构成的电极上,并通过以给定功率向位于需要获得较薄厚度的部分的子电极供电并通过以更高的功率向着位于需要获得较厚厚度的部分的子电极逐渐供电,从而在衬底的中心部分和环状外周之间产生离子化物种的密度梯度和/或氧化性等离子体的自由基的密度梯度,
-牺牲硅氧化物层的去氧化和/或互补氧化物层的去氧化通过氢氟酸(HF)处理来进行,
-形成互补氧化物层的步骤和除去其的步骤在牺牲性薄化步骤之前进行,
-形成互补氧化物层的步骤和除去其的步骤在牺牲性薄化步骤之后进行,
-形成互补氧化物层的步骤和形成牺牲硅氧化物层的步骤在对这两层进行牺牲性去氧化的单一步骤之前进行,
-SOI衬底的活性硅层通过沿着形成在“供体”衬底中的弱化界面进行脱离并转移到所述支持物上而获得,其中,该过程包括两个通过快速热退火(RTA)进行平滑化的步骤,其中,牺牲性薄化步骤在第一个和第二个快速热退火(RTA)步骤之间进行,并且形成互补氧化物层的步骤和其去氧化步骤在第二个快速热退火(RTA)步骤之后进行,
-快速热退火(RTA)处理是使所述衬底处在950℃~1350℃的温度下约10~90秒。
附图说明
本发明的其他特征和优点将从现在将给出的描述参照附图给出的描述而变得显而易见,附图以说明性和非限制性的方式代表各种可行的实施方式。
在附图中:
-图1A~1C是表示利用现有技术的牺牲氧化/去氧化技术使SOI衬底的活性层薄化的各步骤的图,
-图2A~2C、图3A~3D和图4A~4D是分别表示本发明的薄化方法的第一、第二和第三实施方式的各步骤的图,和
-图5A~5E是表示使用椭圆偏振测量术获得的测量结果的图。
具体实施方式
本发明的方法适用于“绝缘体上硅”(SOI)衬底1,例如图1A所示的衬底1。
其包括隐埋在表面活性硅层2和支持衬底3之间的绝缘层4,通常为硅氧化物(SiO2)层。
图1B和1C图示了现有技术的薄化方法,根据该方法对表面硅层2进行牺牲性热氧化。
该牺牲性氧化的工艺参数如下所述。
其是一种表面处理,目的是通过在高温下使衬底1暴露于氧化剂而在硅层2的表面上和上部中产生薄氧化层20。因此,硅的氧化通常在750℃~1200℃下进行。将该层称为“牺牲硅氧化物层20”。
具体而言这一过程可以使用蒸气(由此称作湿式氧化)或氧气(由此称作干式氧化)。相应的反应是:
Si+2H2O→SiO2+2H2 (湿式氧化)
Si+O2→SiO2 (干式氧化)
湿式氧化更快,但是会使所获得的氧化物的品质低于通过干式氧化获得的氧化物的品质。
氧化性气体还可以包含百分之几的氢氯酸(HCl)以消除可能存在于其中的金属离子。
牺牲硅氧化物层20是通过消耗层2的硅并利用周围气体所提供的氧而形成的。因此,牺牲硅氧化物层20既向着衬底内部增加(附图标记20a)又向着衬底外部增加(附图标记20b)。
认为约有45%的硅氧化物层20延伸到原始表面22(还称作基底的正面)之下,而有约54%延伸到原始表面22之上。换言之,部分20b大致对应于该54%。
根据氧化物层的所需厚度和氧化温度,氧化时间通常为几分钟至几小时。
所形成的牺牲氧化物层的总厚度通常为50nm~500nm,典型的是100nm~300nm。
硅的热氧化往往使用装有待处理的衬底的包含一个或多个管的炉来进行。对于直径较大的SOI衬底而言,该氧化会更加均匀,这是因为该氧化是在垂直管炉中进行,其中各衬底上下水平放置。
但是还观察到,牺牲硅氧化物层20的厚度在衬底1的整个表面上并不均匀。
通常,如图1B所示意性表示的,氧化物的形成导致层2的中心部分的硅消耗更多,因此形成了凸状的硅氧化物层20(其在中心处较厚)。
因此,举例而言,中心部分的厚度为约50nm的牺牲硅氧化物层20在其外周环形部分的厚度将是约49.5nm,而中心部分的厚度为约500nm的牺牲硅氧化物层20在其外周环形部分的厚度将是约497nm。
这种厚度变化可以用例如椭圆偏振计来观察。椭圆偏振测量术是用于通过光在所观察表面上的反射并基于光的偏振状态的变化来进行表面表征和分析的光学技术。
牺牲硅氧化物层20的去除,或“牺牲性去氧化”,是通常通过湿式蚀刻来进行的蚀刻操作。
在除去硅氧化物层的情况下,确保化学蚀刻的试剂基于氢氟酸(HF)。根据HF酸的浓度,蚀刻速度通常为:用重量浓度为1%的氢氟酸(HF)时,6nm/分钟;或用重量浓度为10%的氢氟酸(HF)时,60nm/分钟。
因此,通过使用后一浓度的HF溶液,例如,对于厚度接近50nm的氧化物而言,实际的去氧化过程历时约1分钟;对于500nm的氧化物而言,历时约10分钟。
用氢氟酸(HF)对氧化物进行湿式蚀刻的步骤通常并入在清洁台(称作“湿式台”)中进行的清洁程序中。
该清洁步骤通过例如将衬底1浸入名为“SC-1”的清洁液浴中来进行,“SC-1”代表“标准清洁1”,其包含氢氧化铵(NH4OH)、过氧化氢(H2O2)和水的混合物。NH4OH和H2O2的典型重量浓度分别为约1%~6%和2%~6%。
在除去厚度不均匀的牺牲硅氧化物层20后,获得了薄化的硅表面层21,其中心部分比边缘薄,即,呈凹形,如图1C所示。由此获得的衬底由附图标记1'表示。
应注意的是,在某些条件下,还可能获得相反的牺牲氧化物层,即,牺牲氧化物层的外周比其中心厚(即,凹形),因此,其为“相反的”凸形薄化硅层。但是这种情况比之前的情况少见得多。
能够在中心或相反地在边缘产生更厚的氧化物的参数是例如:在氧化过程中注入的各种气体的分压和流速,在氧化过程中可能的温度斜坡(其是在晶片的边缘和中心之间产生可能的温度梯度的原因)。
本发明的薄化方法使得可以克服这些缺点。现将参照附图2A~2C来描述本发明的第一实施方式。
该薄化方法适用于SOI衬底1(例如图1A所示的衬底1),并包括牺牲性氧化步骤和随后的牺牲性去氧化步骤,这些步骤与根据图1B和1C描述的那些步骤相同。因此,出于简洁目的,将不再重复描述这些步骤。
本发明的方法在薄化的SOI衬底1'上继续进行(注意图1C和图2A是相同的)。
对该薄化的衬底1'执行形成“互补”氧化物层5的步骤。
术语“互补”表示厚度轮廓与之前形成的牺牲硅氧化物层20的厚度轮廓互补的层,由此使互补氧化物层5和牺牲氧化物层20的厚度之和在所处理的衬底(附图标记为1,之后为1')的整个表面上是恒定的或基本恒定的。换言之,在牺牲氧化物层20较厚的地方,互补氧化物层5的厚度较薄,且反之亦然,由此能够补偿所述牺牲氧化物层20的厚度不均匀性。
因此,在图2B所示的实例中,互补氧化物层5在其中心较薄,且向着其环状外周逐渐变厚。
如之前针对牺牲氧化物层20所描述的,互补氧化物层5既通过消耗硅而向着衬底的内部增加(附图标记5a)又向着衬底的外部增加(附图标记5b)。根据针对互补氧化物5而描述的实例,尾面(contributions)5a和5b均在衬底的环状外周比在中心更厚。
该互补性氧化的工艺参数如下所述。
该互补性氧化通过对衬底1'的薄化硅层21施加氧化性等离子体来进行。
该氧化性等离子体可以借助于微电子学领域中所用的执行干式蚀刻的设备来形成(例如RIE(反应性离子蚀刻)设备),或者借助于用于执行干式清洁操作(称为“剥离”操作)的其他设备来形成。
将待处理的衬底置于等离子体发生反应器室内的电极(阳极或阴极)上。除了(射频)发电机外,将反电极(阴极或阳极)也置于该室中。将反应气体导入该室中。两个电极之间的放电的施加使一部分气体离子化。存在于该等离子体中的物种,即离子化和/或电中性的原子和/或分子以及自由基,可随后与衬底反应。
用于形成等离子体的各种技术随放电类型(交流或直流)、操作压力(大气压或低压)、发电机和产生等离子体的腔室之间的耦合类型(电容耦合或电感耦合)以及放置有要处理的衬底的电极(阳极或阴极)而有所不同。
氧化性等离子体使得可以产生非常薄的互补硅氧化物层,其在衬底上的平均厚度为3nm~20nm,通常为5nm~10nm。
在上述RIE型设备的情况下,例如,使硅表面暴露于纯氧等离子体约30秒,使得可以在通常为10~200mTorr的压力和通常为0.3~3W/cm2的功率下形成5nm~10nm的硅氧化物(SiO2)。
根据所用设备的操作原理,互补氧化物的生长可以由对受处理层(此处为硅层21)的表面进行物理轰击的离子化物种和/或与该表面发生化学反应的自由基(例如,在与衬底发生化学反应前已捕获了电子的阳离子)来控制。
对于可用来产生互补薄氧化物的每种等离子体技术而言,都存在一个或多个可供操作的参数以获得边缘厚度可以自动大于中心厚度的氧化物(或者,如果硅层21的轮廓在中心处比在边缘处厚,则反之)。
例如,通过在中心处注入比在边缘处更多的气体(反之亦然),或者通过利用围绕等离子体室的可调节磁体系统使这些物种聚集或散焦(磁控管效应),可以在衬底的边缘和中心之间产生离子化物种的密度梯度和/或自由基的密度梯度。
利用包括若干个独立加热区的基底,通过使边缘处保持比中心处更高的温度,也可以生长出在边缘处比在中心处更大的氧化物,反之亦然。
还可以将要被等离子体氧化的衬底置于由若干个彼此独立供电的子电极构成的电极上,通过以比中心处更高的功率向边缘处的子电极供电(或反之),能够使边缘处比中心处氧化得更多,或反之亦然。
应注意的是,根据本发明的简化的变形实施方式,选择产生厚度在中心处总体较薄(或反之,较厚)并向着其环状外周逐渐变厚(或变薄)的互补氧化物层5,但并不对薄化硅层21的实际轮廓进行精确测量,其可以用例如椭圆偏振测量术来获得。
然而,根据本发明的改进的变形实施方式,可以用例如椭圆偏振测量术来产生对所述轮廓的精确作图(绘图),并随后精调参数以调节互补氧化物层的厚度,该厚度是在多个点处测得的薄化硅层21的厚度值的函数。
随后除去互补氧化物5,如图2C所示,从而获得具有均匀的更薄的硅层(附图标记23)的SOI衬底1",该硅层的厚度在衬底的整个表面上是恒定的或基本恒定的。
互补氧化物5的去除以与牺牲氧化物20的去除相同的方式(即去氧化)来进行。
关于此主题,将参照之前描述的去氧化技术。
由于通过等离子体获得的互补氧化物5更薄,去氧化时间和/或氢氟酸(HF)的浓度可以成比例地减少。通常,为了用1体积%的氢氟酸溶液除去约6nm的互补氧化物5,约1分钟的去氧化是足够的。
现将参照附图3A~3D来描述本发明的方法的第二实施方式。出于简洁目的,与第一实施方式中描述的要素相同的要素具有相同的附图标记,并且不再详述。
该实施方式与之前的实施方式的区别在于,形成互补氧化物5的步骤在形成牺牲硅氧化物层20之前而不是之后进行。
用上述技术之一在SOI衬底上形成互补氧化物5,以获得图3A所示的氧化衬底。
该互补氧化物是通过预测牺牲硅氧化物层20随后将具有的厚度差异而形成的。因此,如果已知将用于形成牺牲氧化物层20的技术会产生中心比边缘厚的层,则将预期形成边缘比中心厚的互补氧化物层5。反过来的情况也适用。
随后用上述去氧化技术之一来进行互补氧化物层5的去氧化,并得到具有薄化的表面硅层21的衬底1'。在图3B所示的实例中,薄化层21的中心比边缘厚,并呈凸形。
如图3C所示,下一步是形成牺牲氧化物层20;如图3D所示,后续步骤是所述氧化物层20的去氧化,这与第一实施方式中的描述一致。获得了SOI衬底1”,其硅层23比层21更薄,但重要的是其厚度在衬底的整个表面上是恒定的或基本恒定的。SOI层23的厚度均匀性由此得到了保持,或者在整个精整程序之后得到了提高。
本发明的第三实施方式示于图4A~4D中。其与第一和第二实施方式的区别不仅在于形成互补氧化物5的步骤是在形成牺牲硅氧化物层20之前进行,而且在于这两个步骤是连续进行且无互补氧化物层5的中间去氧化步骤,而是对互补氧化物层5和牺牲氧化物层20进行单一一个共同的去氧化步骤。在这两个氧化步骤和去氧化步骤结束后,获得了最终的SOI衬底1"。
根据附图中未示出的另一种变形,可以如第三实施方式来进行,但将图4B和4C中所示的步骤反转,即,首先形成牺牲氧化物层20,而后在总体去氧化前形成互补氧化物层5。
本发明的方法可特别应用于以下方法,该方法适用于在与剩余的硅供体衬底脱离后即刻获得的SOI衬底(即,在分裂后获得)。
该方法包括以下连续步骤:
-a)通过快速热退火(RTA)对硅氧化物层2的表面进行第一平滑处理,
-b)形成牺牲氧化物层,随后进行牺牲性去氧化,
-c)通过快速热退火(RTA)对薄化的硅氧化物表面层21的表面进行第二平滑处理,
-d)形成新的牺牲氧化物层,随后进行牺牲性去氧化,
-e)形成互补氧化物层,而后对该互补氧化物进行去氧化。
步骤d)和e)可以颠倒。
注意,快速热退火(RTA)是通常持续几毫秒至几秒、或甚至一到两分钟的过程。与常规的炉(参照氧化炉)不同,RTA设备使得能够用非常快速的升温斜坡和降温斜坡(通常为50℃/s~500℃/s,或甚至1000℃/s)处理晶片。
在该情况下,最高温度为950℃~1350℃,通常为约1200℃;退火时间约为10~90秒。此处RTA的目的是修补结晶缺陷,所述缺陷在按照商标名为Smart CutTM的方法注入原子物种来进行脱离后,这随意地存在于活性层中。
实施例
下文将参照图5A~5E来给出对用包括两个RTA步骤的上述方法处理过的SOI衬底的测试结果。
在第二平滑处理RTA步骤后,因此也是在第一个牺牲性氧化/去氧化步骤后,获得了具有图5A所示的表面硅层的衬底。硅厚度大的区域和硅厚度小的区域之间的差为0.71nm。然而,从图中可以看到,在中心和更厚的环状外周之间存在明显的厚度差异。
在该硅上形成互补氧化物层之后,获得了图5B所示的氧化物层,位于下方的硅层如图5C所示。从图5B中可以看到,氧化物层在边缘处较厚,并向着中心非常平衡地变薄。该互补氧化轮廓通过以下方式获得:使SOI表面暴露于氧类等离子体30秒,压力为约50mTorr,并采用磁控管效应来使衬底边缘处的氧化与衬底中心相比最大化。
图5D图示了因互补性氧化而消耗的硅。
最后,图5E示出了在对互补氧化物进行去氧化后获得的硅。硅厚度大的区域和硅厚度小的区域之间的差不超过0.55nm。因此,厚度的均匀性更佳。

Claims (16)

1.使“绝缘体上硅”(SOI)衬底(1)的活性硅层(2)薄化的方法,所述衬底旨在应用于电子学、光学和/或光电子学领域,并且包括隐埋在所述活性硅层(2)和支持物(3)之间的绝缘层(4),所述方法包括至少一个下述步骤:通过利用牺牲性热氧化形成牺牲硅氧化物层(20)并对该层(20)进行去氧化,从而对所述活性硅层(2)进行牺牲性薄化,其特征在于,所述方法还包括:
-使用氧化性等离子体在所述活性硅层(2)上形成被称作“互补”氧化物层的氧化物层(5)的步骤,该互补氧化物层(5)的厚度轮廓与所述牺牲硅氧化物层(20)的厚度轮廓互补,从而使得所述互补氧化物层(5)和所述牺牲硅氧化物层(20)的厚度之和在所处理的衬底(1)的整个表面上是恒定的,
-对该互补氧化物层(5)进行去氧化的步骤,
从而在所有这些步骤结束后使所述活性硅层(2)以均匀的厚度薄化。
2.如权利要求1所述的方法,其特征在于,使用氧化性等离子体形成所述互补氧化物(5)的步骤在带有电容耦合和能够调节的磁控管效应的反应性离子蚀刻型反应器中进行,纯氧压力为10~200mTorr,持续时间为10~90s,RF功率密度为0.3~3W/cm2
3.如权利要求1或2所述的方法,其特征在于,所述牺牲硅氧化物层(20)的形成通过在750℃~1200℃的温度下进行湿式氧化来进行。
4.如权利要求1或2所述的方法,其特征在于,所述牺牲硅氧化物层(20)的形成通过在750℃~1200℃的温度下进行干式氧化来进行。
5.如权利要求1所述的方法,其特征在于,所述牺牲硅氧化物层(20)的厚度在其中心部分较大并向着其环状外周逐渐变小,并且,将所述互补氧化物层(5)制成为使其厚度在其中心部分较小并向着其环状外周逐渐变大。
6.如权利要求1所述的方法,其特征在于,所述牺牲硅氧化物层(20)的厚度在其中心部分较小并向着其环状外周逐渐变大,并且,将所述互补氧化物层(5)制成为使其厚度在其中心部分较大并向着其环状外周逐渐变小。
7.如权利要求5或6所述的方法,其特征在于,通过在需要获得较薄厚度的部分注入较少气体并向着需要获得较厚厚度的部分逐渐注入更多的气体,从而在所述衬底(1)的中心部分和环状外周之间产生离子化物种的密度梯度和/或氧化性等离子体的自由基的密度梯度。
8.如权利要求5或6所述的方法,其特征在于,
凭借围绕等离子体室的磁体,通过在需要获得较薄厚度的部分使离子化物种和/或氧化性等离子体的自由基散焦并通过向着需要获得较厚厚度的部分逐渐使它们聚集,从而在所述衬底(1)的中心部分和环状外周之间产生所述离子化物种的密度梯度和/或所述氧化性等离子体的自由基的密度梯度。
9.如权利要求5或6所述的方法,其特征在于,通过将所述衬底置于包含若干个独立加热区的基底上,并通过在需要获得较薄厚度的部分保持较低温度并向着需要获得较厚厚度的部分使温度逐渐升高,从而在所述衬底(1)的中心部分和环状外周之间产生离子化物种的密度梯度和/或氧化性等离子体的自由基的密度梯度。
10.如权利要求5或6所述的方法,其特征在于,通过将所述衬底(1)置于由若干个彼此独立供电的子电极构成的电极上,并通过以给定功率向位于需要获得较薄厚度的部分的子电极供电并通过以更高的功率向着位于需要获得较厚厚度的部分的子电极逐渐供电,从而在衬底(1)的中心部分和环状外周之间产生离子化物种的密度梯度和/或氧化性等离子体的自由基的密度梯度。
11.如权利要求1所述的方法,其特征在于,所述牺牲硅氧化物层(20)和/或所述互补氧化物层(5)的去氧化通过利用氢氟酸(HF)处理来进行。
12.如权利要求1所述的方法,其特征在于,形成所述互补氧化物层(5)的步骤和除去其的步骤在牺牲性薄化步骤之前进行。
13.如权利要求1所述的方法,其特征在于,形成所述互补氧化物层(5)的步骤和除去其的步骤在牺牲性薄化步骤之后进行。
14.如权利要求1所述的方法,其特征在于,形成所述互补氧化物层(5)的步骤和形成所述牺牲硅氧化物层(20)的步骤在对这两层(5,20)进行牺牲性去氧化的单一步骤之前进行。
15.如权利要求1所述的方法,其特征在于,所述“绝缘体上硅”(SOI)衬底(1)的活性硅层(2)通过沿着形成在“供体”衬底中的弱化界面脱离并转移到所述支持物(3)上而获得,所述方法包括两个通过快速热退火(RTA)进行平滑化的步骤,所述牺牲性薄化步骤在第一个和第二个快速热退火(RTA)步骤之间进行,并且形成所述互补氧化物层(5)的步骤和其去氧化步骤在第二个快速热退火(RTA)步骤之后进行。
16.如权利要求15所述的方法,其特征在于,所述快速热退火(RTA)处理是使所述衬底(1)处在950℃~1350℃的温度下10~90秒。
CN201380013727.7A 2012-03-12 2013-01-30 “绝缘体上硅”(soi)型衬底的活性硅层的薄化方法 Expired - Fee Related CN104160475B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR1252203A FR2987935B1 (fr) 2012-03-12 2012-03-12 Procede d'amincissement de la couche active de silicium d'un substrat du type "silicium sur isolant" (soi).
FR1252203 2012-03-12
PCT/IB2013/000147 WO2013136146A1 (en) 2012-03-12 2013-01-30 Process for thinning the active silicon layer of a substrate of "silicon on insulator" (soi) type

Publications (2)

Publication Number Publication Date
CN104160475A CN104160475A (zh) 2014-11-19
CN104160475B true CN104160475B (zh) 2016-12-07

Family

ID=47747710

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380013727.7A Expired - Fee Related CN104160475B (zh) 2012-03-12 2013-01-30 “绝缘体上硅”(soi)型衬底的活性硅层的薄化方法

Country Status (7)

Country Link
US (1) US9082819B2 (zh)
KR (1) KR20140135980A (zh)
CN (1) CN104160475B (zh)
DE (1) DE112013001393T5 (zh)
FR (1) FR2987935B1 (zh)
SG (1) SG11201405349WA (zh)
WO (1) WO2013136146A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10332781B2 (en) * 2014-12-19 2019-06-25 Globalwafers Co., Ltd. Systems and methods for performing epitaxial smoothing processes on semiconductor structures
US10304723B1 (en) * 2017-11-22 2019-05-28 Taiwan Semiconductor Manufacturing Co., Ltd. Process to form SOI substrate
US10395974B1 (en) * 2018-04-25 2019-08-27 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a thin semiconductor-on-insulator (SOI) substrate
FR3132380A1 (fr) * 2022-01-31 2023-08-04 Soitec Procédé de fabrication d’une structure de type double semi-conducteur sur isolant

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101584046A (zh) * 2006-09-14 2009-11-18 康宁股份有限公司 利用薄膜soi的图像传感器

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6916744B2 (en) * 2002-12-19 2005-07-12 Applied Materials, Inc. Method and apparatus for planarization of a material by growing a sacrificial film with customized thickness profile
JP4285244B2 (ja) * 2004-01-08 2009-06-24 株式会社Sumco Soiウェーハの作製方法
FR2912259B1 (fr) * 2007-02-01 2009-06-05 Soitec Silicon On Insulator Procede de fabrication d'un substrat du type "silicium sur isolant".
EP2589069A2 (en) * 2010-06-30 2013-05-08 Corning Incorporated Method for finishing silicon on insulator substrates

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101584046A (zh) * 2006-09-14 2009-11-18 康宁股份有限公司 利用薄膜soi的图像传感器

Also Published As

Publication number Publication date
WO2013136146A1 (en) 2013-09-19
FR2987935B1 (fr) 2016-07-22
SG11201405349WA (en) 2014-09-26
KR20140135980A (ko) 2014-11-27
US9082819B2 (en) 2015-07-14
FR2987935A1 (fr) 2013-09-13
DE112013001393T5 (de) 2014-11-20
CN104160475A (zh) 2014-11-19
US20150031190A1 (en) 2015-01-29

Similar Documents

Publication Publication Date Title
US7736998B2 (en) Silicon-on insulator substrate and method for manufacturing the same
JP4977999B2 (ja) 貼合せ基板の製造方法及びその方法で製造された貼合せ基板
US6653209B1 (en) Method of producing silicon thin film, method of constructing SOI substrate and semiconductor device
US7446019B2 (en) Method of reducing roughness of a thick insulating layer
JP4730581B2 (ja) 貼り合わせウェーハの製造方法
US7776719B2 (en) Method for manufacturing bonded wafer
CN104160475B (zh) “绝缘体上硅”(soi)型衬底的活性硅层的薄化方法
TWI590341B (zh) 晶圓永久結合之方法及裝置
US20110037142A1 (en) Soi wafer and method for forming the same
JP2008300571A (ja) Soiウェーハの製造方法
EP3118889B1 (en) Process for producing bonded soi wafer
JP2007142134A (ja) Soi基板の製造方法
KR20100120283A (ko) Soi 기판의 표면 처리 방법
US6239004B1 (en) Method of forming oxide film on an SOI layer and method of fabricating a bonded wafer
TW200816368A (en) Method of producing simox wafer
WO2016047047A1 (ja) Soiウェーハの製造方法
TW201539531A (zh) 半導體晶圓的清洗槽及貼合晶圓的製造方法
KR100898649B1 (ko) Soi기판 및 그 제조방법
US9887124B2 (en) Method for producing a composite structure
CN110941046B (zh) 一种soi硅光栅的制作方法
WO2006001156A1 (ja) Soiウエーハの評価方法
EP3029730B1 (en) Bonded wafer manufacturing method
TW202135125A (zh) 具有多個電漿單元的處理腔室
JP2015103661A (ja) 貼り合わせウェーハの製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20161207

Termination date: 20190130

CF01 Termination of patent right due to non-payment of annual fee