CN104103513A - 一种高反压肖特基二极管制造工艺 - Google Patents
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Abstract
本发明提供了一种高反压肖特基二极管制造工艺，属于半导体器件制造领域。本发明选用NiPt材料作为势垒金属，这样可以减少漏电，便于调整肖特基二极管的电参数。器件的终端设计成P+环结构，提高了肖特基二极管的反压。最终设计出高反压肖特基二极管，替代开关电源(SMPS)和功率因数校正(PFC)电路中的快恢复二极管，提高电路的开关速度。
Description
技术领域
本发明涉及半导体分立器件制造领域，特别涉及一种高反压肖特基二极管制造工艺。
背景技术
在半导体分立器件领域，肖特基二极管是一种应用广泛的器件。具有低功耗、大电流、开关速度快的特点。它的正向压降可以达到0.4V左右，普通二极管则在0.7V左右。开关速度可以小到几纳秒，而整流电流可以达到上百安培。同时还具有噪声低、检波灵敏度高、稳定可靠等特点。在开关电源、整流滤波等电路中，作为高频、低压、大电流整流二极管、续流二极管、保护二极管使用，或在微波通信等电路中作整流二极管、小信号检波二极管使用。
虽然肖特基二极管有很多优点，但其反向击穿电压较低，目前大部分产品耐压都在100V以下，限制了其在高压电路中的应用，像在开关电源(SMPS)和功率因数校正(PFC)电路中功率开关器件的续流二极管、变压器次级用100V以上的高频整流二极管，都使用快恢复二极管，但其开关速度在20纳秒以上，压降等参数也达不到肖特基的指标。因此市场迫切需求更高反压肖特基二极管。
发明内容
本发明提供了一种高反压肖特基二极管制造工艺，提高了肖特基二极管的反向电压，替代开关电源(SMPS)和功率因数校正(PFC)电路中的快恢复二极管，提高了电路的开关速度。
本发明提供了一种高反压肖特基二极管及其制造工艺，包括：
提供一种半导体材料片；
高反压肖特基二极管的终端设计成P+环结构；
高反压肖特基二极管的势垒金属采用NiPt合金。
进一步的，所述半导体材料片由N型半导体衬底和外延层组成。
进一步的，在制造P+环前，半导体材料片需经过清洗、氧化、光刻、腐蚀工艺，制造出高反压肖特基二极管的P+环图形。
进一步的，在所述半导体材料片表面制造出P+环图形后，通过硼(B)注入、推结氧化工艺制造出高反压肖特基二极管的P+环。
进一步的，在所述半导体材料片表面制造出P+环后，通过光刻、腐蚀工艺制造出高反压肖特基二极管的势垒层图形。
进一步的，在所述半导体材料片表面制造出势垒层图形后，通过溅射、合金、腐蚀工艺制造出高反压肖特基二极管的势垒层。
进一步的，在所述半导体材料片表面制造出势垒层后，通过蒸发、光刻、腐蚀工艺制造出高反压肖特基二极管的正面金属。
进一步的，在所述半导体材料片表面制造出正面金属后，通过减薄工艺去除半导体衬底多余的部分。
进一步的，减薄工艺后，在所述半导体衬底背面通过蒸发工艺，制造出高反压肖特基二极管的背面金属。
本发明通过采用NiPt合金作为势垒金属，并将器件的终端设计成P+环结构，提高了肖特基二极管的反压。使肖特基二极管的应用扩展到高压电路领域，替代原有的快恢复二极管，提高了电路的开关速度。
附图说明
图1是本发明实施例的高反压肖特基二极管的剖面示意图。
图中：1-背面金属；2-半导体衬底；3-外延层；4-P+环；5-氧化层；6-势垒层；7正面金属。
具体实施方式
本发明的核心思想在于提供一种高反压肖特基二极管制造工艺，首先提供一种半导体材料片(包括半导体衬底和外延层)，在所述半导体材料片上制造P+环，然后在所述半导体材料片上溅射势垒层，接着在所述半导体材料片正面制造正面金属，最后在所述半导体材料片背面减薄并蒸发背面金属。通过以上的工艺步骤，最终制造出的高反压肖特基二极管的反压大于200V，替代开关电源(SMPS)和功率因数校正(PFC)电路中的快恢复二极管，并提高了电路的开关速度。
下面结合具体的实施方案以及图1对本发明做进一步的说明。根据下面说明和要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精确的比例，仅用以方便、明晰地辅助说明本发明具体实施例的目的。
本实施例中，选用N型外延片作为半导体材料片，其中包括半导体衬底2和外延层3。半导体衬底2在制造过程中起到机械支撑的作用，为了减少导通时的压降，优选是重掺杂的衬底；外延层3是器件层，与普通半导体材料相比，外延层3的缺陷更少，制造出的器件成品率更高。较佳的，为了满足反压大于150V，外延层3的厚度为13.5-15.5μm，电阻率控制在4-5.5Ω·cm。
接下来进行高反压肖特基二极管的制造。
首先，进行氧化层生长。具体的，将半导体材料片进行超声处理，进行3#液清洗、漂酸、冲水、甩干。本实施例中所述半导体材料片包括半导体衬底2和外延层3，所述半导体衬底2为N形半导体衬底。将半导体材料片放入氧化炉中生长厚度为的氧化层5。其中3#液清洗条件是温度为110℃，时间为10-15分钟，漂酸是为了去除自然氧化层，可采用本领域技术人员常用的酸液进行漂酸工艺。
其次，进行一次光刻腐蚀制造出P+环的图形，之后进行B注入。在要形成P+环的区域注入硼(B)原子。然后，进行推结氧化工艺。推结氧化工艺是将B原子扩散到器件内部，形成P+环4，作为器件的终端结构，提高产品耐压。本实施例中，进行推结前氧化工艺前先使用3#液清洗半导体材料片，去除表面杂质。
然后，通过氧化工艺形成厚度为的氧化层，为势垒层的制造做准备。
接下来，进行二次光刻腐蚀，将待形成势垒层6的区域上的氧化层腐蚀掉，暴露出部分外延层3。
接下来，进行势垒层6的溅射。在所述半导体材料片表面溅射势垒金属。常见的势垒金属有Pt、Mo、Cr，实验发现，Pt势垒在相同条件下漏电流更低，因此选用Pt作为势垒金属，同时为了连续调整势垒高度，以优化肖特基的电性参数，在Pt中掺杂适量的Ni。最终确定使用NiPt合金材料作为本发明实施例的势垒金属，优选Ni的含量为30-45％之间。溅射厚度例如
接下来，进行一次合金工艺，使势垒金属与半导体材料片形成势垒层6。之后将未形成势垒层6的势垒金属通过腐蚀工艺去除。优选的，腐蚀液使用王水。
接下来，进行正面金属化工艺。在所述氧化层5和势垒层6表面依次蒸发V、Ni、Al，作为正面金属7。由于Al中自由电子较多，与势垒层6直接接触，会影响器件的电参数，因此优选的采用多层金属结构。从下至上依次为V、Ni和Al，其中，V作为接触层，Ni作为阻挡层，AL作为导电层。提高了器件的可靠性。
接下来，在进行完上述的正面金属化工艺后，进行三次光刻腐蚀。制造出肖特基二极管的正面金属7的图形。
接下来，进行二次合金，增强正面金属与氧化层5和势垒层6的粘附性。
接下来，进行背面减薄工艺。将半导体衬底2的厚度减薄。器件在制造过程中，半导体衬底2主要起到机械支撑的作用，做完二次合金后此项功能已不需要，而且衬底2厚度过大会增加器件的正向压降，通过减薄工艺可以降低肖特基二极管的正向压降。之后进行腐蚀工艺，这是因为减薄后半导体材料片由于应力的作用会有一定的形变，在后续的加工过程中容易造成碎片，通过腐蚀工艺消除应力的影响，减少形变。腐蚀液例如使用硝酸、氢氟酸的混合液，加入少量的硼酸。
最后，进行器件的背面金属化工艺。在所述半导体材料片的背面(本实施例中是指半导体衬底2的背面)依次蒸发V、Ni、Ag，作为肖特基二极管的背面金属1。
本发明使用NiPt材料作为势垒金属，NiPt材料可以降低肖特基二极管的漏电，同时通过调整Ni的含量可以改善器件的电参数，Ni含量增加，器件的正向压降降低，但是器件的温度特性变差，优化的，Ni含量在30-45％之间。半导体材料片选用N型衬底与外延层的组合。外延层相对于普通硅片有更低的缺陷，制造出的肖特基二极管的参数更好，良率更高。肖特基二极管的终端设计成P+环结构，改善器件的终端电场，提高了肖特基二极管的反压。最终制造出的肖特基二极管反压达到150V以上，使肖特基二极管的应用扩大到高压开关电源(SMPS)和功率因数校正(PFC)电路中，提高了电路的开关速度。进一步的，半导体材料片选用N型衬底与外延层的组合。外延层相对于普通硅片有更低的缺陷，制造出的肖特基二极管的参数更好，良率更高。
Claims (3)
1.一种高反压肖特基二极管制造工艺，其特征在于，包括：
提供半导体材料片；
在所述半导体材料片上制造P+环作为高反压肖特基二极管的终端；
在所述半导体材料片上使用NiPt材料制造势垒层，进而制造出高反压肖特基二极管。
2.根据要求1所述的高反压肖特基二极管制造工艺，其特征在于，所述半导体材料片包括N型半导体衬底和形成于所述N型半导体衬底上的外延层，所述P+环形成于所述外延层中。
3.根据要求1所述的高反压肖特基二极管制造工艺，其特征在于，所述NiPt材料中Ni的含量在30-45％之间。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| DD01 | Delivery of document by public notice |
Addressee: SINOSEMI ELECTRONICS INC. Document name: Notification of before Expiration of Request of Examination as to Substance |
|
| DD01 | Delivery of document by public notice |
Addressee: SINOSEMI ELECTRONICS INC. Document name: Notification that Application Deemed to be Withdrawn |
|
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20141015 |