CN104103316A - 半导体存储装置及利用半导体存储装置的操作方法 - Google Patents

半导体存储装置及利用半导体存储装置的操作方法 Download PDF

Info

Publication number
CN104103316A
CN104103316A CN201310524599.4A CN201310524599A CN104103316A CN 104103316 A CN104103316 A CN 104103316A CN 201310524599 A CN201310524599 A CN 201310524599A CN 104103316 A CN104103316 A CN 104103316A
Authority
CN
China
Prior art keywords
voltage
signal
control signal
memory
write
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310524599.4A
Other languages
English (en)
Other versions
CN104103316B (zh
Inventor
尹正赫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN104103316A publication Critical patent/CN104103316A/zh
Application granted granted Critical
Publication of CN104103316B publication Critical patent/CN104103316B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

一种半导体存储装置包括：命令处理块，被配置成在写入操作中响应于第一控制信号和第二控制信号而产生电压发生开始信号、第一写入控制信号、第二写入控制信号、读取信号以及操作信号；以及存储器控制块，被配置成响应于电压发生开始信号、第一写入控制信号、第二写入控制信号、读取信号以及操作信号而将存储数据的存储器块与感测放大器电耦接，或者将预定的电压施加至存储器块。

Description

半导体存储装置及利用半导体存储装置的操作方法
相关申请的交叉引用
本申请要求于2013年4月8日向韩国知识产权局提交的申请号为10-2013-0038035的韩国专利申请的优先权，其全部内容通过引用合并于此，如同全文阐述。
技术领域
各种实施例总体而言涉及一种半导体集成电路，且更具体而言，涉及一种半导体存储装置以及利用所述半导体存储装置的操作方法。
背景技术
半导体存储装置存储数据且输出存储的数据。
更具体地，一般的半导体存储装置响应于来自控制器或中央处理单元的命令而存储数据、并输出存储的数据。
如图1中所示，一般的半导体存储装置包括：命令输入块10、命令处理块20、存储器块30、存储器控制块40、感测放大器50、数据比较块60以及用于写入的电压控制块70。
命令输入块10可以将从外部输入的外部命令CMD_ext转换成内部命令CMD_int。
命令处理块20将内部命令CMD_int译码，并且当内部命令CMD_int被确定为读取命令时，将读取信号read_s使能。当内部命令CMD_int被确定为写入命令时，命令处理块20将读取信号read_s使能预定的时间，而当读取信号read_s被禁止时将写入信号write_s使能。当读取信号read_s和写入信号write_s中的一个被使能时，命令处理块20将操作信号operation_s使能。
存储器块30存储数据。例如，存储器块30包括阻变存储器元件R_cell，阻变存储器元件R_cell具有根据施加的电压的电平或施加的电流量而变化的电阻值。存储器控制块40与阻变存储元件R_cell的第一端部电耦接，并且接地端子VSS与阻变存储器元件R_cell的第二端部电耦接，第一端部与第二端部相对。
存储器控制块40响应于第一电压供应控制信号V_sup1和第二电压供应控制信号V_sup2、写入信号write_s、读取信号read_s以及操作信号operation_s，而允许预定量的电流流经存储器块30、或者将具有特定电平的电压施加至存储器块30。存储器控制块40将存储器块30与感测放大器50电耦接。例如，当写入信号write_s被使能时，存储器控制块40响应于第一电压供应控制信号V_sup1和第二电压供应控制信号V_sup2而向存储器块30供应预定的电压或预定量的电流。当读取信号read_s被使能时，存储器控制块40将感测放大器50与存储器块30电耦接。
存储器控制块40包括：电压供应选择单元31、存储器电压供应单元32以及第一开关至第三开关33、34和35。
电压供应选择单元31响应于第一电压供应控制信号V_sup1和第二电压供应控制信号V_sup2，而向电压供应单元32提供用于写入的第一电压V_set和用于写入的第二电压V_reset。例如，电压供应选择单元31响应于第一电压供应控制信号V_sup1和第二电压供应控制信号V_sup2，而向电压供应单元32供应用于写入的第一电压V_set和用于写入的第二电压V_reset中的一个。电压供应选择单元31响应于第一电压供控制信号V_sup1和第二电压供控制信号V_sup2，而不向电压供应单元32供应用于写入的第一电压V_set和用于写入的第二电压V_reset两者。
电压供应选择单元31包括用于写入的第一电压供应部31-1和用于写入的第二电压供应部31-2。
用于写入的第一电压供应部31-1响应于第一电压供应控制信号V_sup1而被激活，且激活的用于写入的第一电压供应部31-1产生用于写入的第一电压V_set。被去激活的用于写入的第一电压供应部31-1不产生用于写入的第一电压V_set。
用于写入的第二电压供应部31-2响应于第二电压供应控制信号V_sup2而被激活，且激活的用于写入的第二电压供应部31-2产生用于写入的第二电压V_reset。被去激活的用于写入的第二电压供应部31-2不产生用于写入的第二电压V_reset。
电压供应单元32响应于第一电压V_set和第二电压V_reset中的一个电压电平来产生存储器电压V_wr。例如，电压供应单元32当施加用于写入的第一电压V_set时产生具有第一电压电平的存储器电压V_wr，而当施加用于写入的第二电压V_reset时产生具有第二电压电平的存储器电压V_wr。
电压供应单元32包括晶体管P1。晶体管P1具有：栅极，与用于写入的第一电压供应部31-1和用于写入的第二电压供应部31-2的输出端子电耦接的节点电耦接；源极，接收驱动电压V_drv；以及漏极，输出存储器电压V_wr。
第一开关33响应于写入信号write_s而将存储器电压V_wr传送至公共节点Node_com。例如，当写入信号write_s被使能时，第一开关33将存储器电压V_wr传送至公共节点Node_com。
第二开关34响应于读取信号read_s而将感测放大器50与公共节点Node_com电耦接。例如，当读取信号read_s被使能时，第二开关34将感测放大器50与公共节点Node_com电耦接。
第三开关35响应于操作信号operation_s而将公共节点Node_com与存储器块30电耦接。例如，当操作信号operation_s被使能时，第三开关35将公共节点Node_com与存储器块30电耦接。即，当操作信号operation_s被使能时，第三开关35将公共节点Node_com与阻变存储器元件R_cell电耦接。
当读取信号read_s被使能且感测放大器50与存储器块30电耦接时，感测放大器50确定存储在存储器块30中的数据并产生存储数据Data_sa。例如，当读取信号read_s被使能时，感测放大器50确定存储器块30的电阻值并产生存储数据Data_sa。
数据比较块60将从外部输入的输入数据Data_in与存储数据Data_sa进行比较，并产生第一控制信号ctrl1和第二控制信号ctrl2。例如，当输入数据Data_in与存储数据Data_sa大体相同时，数据比较块60将第一控制信号ctrl1和第二控制信号ctrl2禁止。当输入数据Data_in与存储数据Data_sa不同时，数据比较块60将第一控制信号ctrl1和第二控制信号ctrl2中的一个使能。当输入数据Data_in与存储数据Data_sa不同时，数据比较块60根据输入数据Data_in的数据值来将第一控制信号ctrl1和第二控制信号ctrl2中的一个使能。
用于写入的电压控制块70响应于第一控制信号ctrl1和第二控制信号ctrl2而产生第一电压供应控制信号V_sup1和第二电压供应控制信号V_sup2。例如，当第一电压供应控制信号ctrl1和第二电压供应控制信号ctrl2被禁止时，用于写入的电压控制块70将第一电压供应控制信号V_sup1和第二电压供应控制信号V_sup2禁止。当第一控制信号ctrl1和第二控制信号ctrl2中的第一控制信号ctrl1被使能时，用于写入的电压控制块70将第一电压供应控制信号V_sup1使能。当第一控制信号ctrl1和第二控制信号ctrl2中的第二控制信号ctrl2被使能时，用于写入的电压控制块70将第二电压供应控制信号V_sup2使能。
如上配置的一般的半导体存储装置操作如下。
在读取操作中，外部命令CMD_ext被转换成内部命令CMD_int，使得命令处理块20将读取信号read_s使能。
存储器块30通过第二开关34和第三开关35与感测放大器50电耦接。
感测放大器50确定存储器块30的数据值以产生存储数据Data_sa。此外，在读取操作中，存储数据Data_sa通过数据输出电路（未示出）被输出至外部。
在写入操作中，外部命令CMD_ext被转换成内部命令CMD_int，且被输入至命令处理块20。命令处理块20将读取信号read_s使能预定的时间、将读取信号read_s禁止、以及在读取信号read_s被禁止之后将写入信号write_s使能。
在写入操作中，当读取信号read_s被使能时，半导体存储装置执行初步读取操作。在下文中，将描述初步读取操作。
当读取信号read_s被使能时，存储器块30通过第二开关34和第三开关35与感测放大器50电耦接。感测放大器50确定存储器块30的数据值以产生存储数据Data_sa。用于根据在写入操作中被使能的读取信号read_s来产生存储数据Data_sa的操作将被称作为初步读取操作。在下文中，将描述初步读取操作后续的操作。
在写入操作中，数据比较块60将从外部输入的输入数据Data_in与存储数据Data_sa进行比较，并产生第一控制信号ctrl1和第二控制信号ctrl2。当输入数据Data_in与存储数据Data_sa大体相同时，数据比较块60将第一控制信号ctrl1和第二控制信号ctrl2禁止。当输入数据Data_in与存储数据Data_sa不同时，数据比较块60根据输入数据Data_in的数据值将第一控制信号ctrl1和第二控制信号ctrl2中的一个使能。例如，当输入数据Data_in与存储数据Data_sa不同且输入数据Data_in的数据值处于高电平时，数据比较块60将第一控制信号ctrl1使能。当输入数据Data_in与存储数据Data_sa不同且输入数据Data_in的数据值处于低电平时，数据比较块60将第二控制信号ctrl2使能。
当第一控制信号ctrl1和第二控制信号ctrl2被禁止时，用于写入的电压控制块70将第一电压供应控制信号V_sup1和第二电压供应控制信号V_sup2禁止。当第一控制信号ctrl1被使能时，用于写入的电压控制块70将第一电压供应控制信号V_sup1使能。当第二控制信号ctrl2被使能时，用于写入的电压控制块70将第二电压供应控制信号V_sup2使能。
当第一电压供应控制信号V_sup1被使能时，用于写入的第一电压供应部31-1将用于写入的第一电压V_set提供给存储器电压供应单元32。
当第二电压供应控制信号V_sup2被使能时，用于写入的第二电压供应部31-2将用于写入的第二电压V_reset提供给存储器电压供应单元32。
存储器电压供应单元32产生与用于写入的第一电压V_set和第二电压V_reset中的一个电压电平相对应的存储器电压V_wr。
存储器电压V_wr通过由写入信号write_s导通的第一开关33和第三开关35被施加至存储器块30。
存储器块30根据存储器电压V_wr的电压电平来确定数据值，并存储确定的数据值。例如，包括在存储器块30中的阻变存储器元件R_cell具有根据存储器电压V_wr的电压电平而变化的电阻值。
一般的半导体存储装置如上所述地存储数据、并输出存储的数据。
当存储的数据与从外部输入的数据（即，要存储的数据）大体相同时，一般的半导体存储装置仅保持存储的数据。然而，当存储的数据与要存储的数据不同时，一般的半导体装置根据要存储的数据的数据值来激活用于写入的第一电压供应部31-1和第二电压供应部31-2中的一个。具有与从激活的用于写入的电压供应部输出的电压电平相对应的电压电平的存储器电压V_wr被施加至存储器块30，使得数据被存储在存储器块30中。此外，当存储的数据与要存储的数据不同时，用于写入的第一电压供应部31-1和第二电压供应部31-2中的一个根据要存储的数据的数据值来被激活。在被激活之后，用于写入的电压供应部31-1或31-2不立即产生处于其本身的目标电平的用于写入的电压V_set或V_reset。即，在用于写入的第一电压供应部31-1和第二电压供应部31-2被激活且经过预定的时间之后，用于写入的第一电压供应部31-1和第二电压供应部31-2才产生处于其本身的目标电平的用于写入的第一电压V_set和第二电压V_reset。因此，由于根据用于写入的第一电压V_set和第二电压V_reset的电压电平而产生的存储器电压V_wr也不被产生成正常的电压电平，所以通过存储器电压V_wr存储数据的存储器块30不会正常地存储数据。简言之，直到用于写入的第一电压供应部31-1和第二电压供应部31-2中的一个被激活且产生处于其本身的目标电平的用于写入的第一电压V_set或第二电压V_reset，存储器块30才存储正常数据。因而，在写入操作中，由于直到用于写入的第一电压供应部31-1和第二电压供应部31-2产生处于其本身的目标电平的用于写入的第一电压V_set和第二电压V_reset，一般的半导体存储装置才能完成写入操作，所以写入操作的完成时间变长。
发明内容
在本发明的一个实施例中，一种半导体存储装置包括：命令处理块，被配置成在写入操作中响应于第一控制信号和第二控制信号来产生电压发生开始信号、第一写入控制信号、第二写入控制信号、读取信号以及操作信号；以及存储器控制块，被配置成响应于电压发生开始信号、第一写入控制信号、第二写入控制信号、读取信号以及操作信号而将存储数据的存储器块与感测放大器电耦接，或者将预定的电压施加至存储器块。
在本发明的一个实施例中，一种半导体存储装置包括：存储器块，被配置成根据存储器电压的电压电平来存储数据；电压供应单元，被配置成当外部命令是写入命令时产生存储器电压，以及响应于控制信号而将存储器电压施加至存储器块；以及数据比较块，被配置成将从外部输入的数据与存储数据进行比较，并产生控制信号。
在本发明的一个实施例中，一种半导体存储装置的操作方法包括以下步骤：在写入操作中将存储数据与输入数据进行比较以产生控制信号、并且同时产生存储器电压的步骤；以及响应于控制信号而将存储器电压施加至存储器块、并且将数据存储在存储器块中的步骤。
附图说明
结合附图来描述本发明的特征、方面和实施例，其中：
图1是一般的半导体存储装置的配置图；
图2是根据一个实施例的半导体存储装置的配置图；
图3是图2中的命令处理块的配置图；以及
图4是根据一个实施例的半导体存储装置的时序图。
具体实施方式
在下文中，将通过各种实施例，参照附图来详细地描述根据本发明的半导体存储装置以及利用所述半导体存储装置的操作方法。
如图2中所示，根据实施例的半导体存储装置可以包括：命令输入块10、命令处理块200、存储器块30、存储器控制块400、感测放大器50以及数据比较块60。
命令输入块10将从外部输入的外部命令CMD_ext转换成内部命令CMD_int。
命令处理块200被配置成响应于内部命令CMD_int来判断半导体存储装置执行写入操作还是读取操作，并且执行判断的操作。
命令处理块200响应于内部命令CMD_int以及第一控制信号ctrl1和第二控制信号ctrl2来产生电压发生开始信号V_start、第一写入控制信号write_ctrl1和第二写入控制信号write_ctrl2、读取信号read_s以及操作信号operation_s。例如，当内部命令CMD_int是读取命令时，命令处理块200将读取信号read_s使能。当内部命令是写入命令时，命令处理块200将电压发生开始信号V_start使能，并且响应于第一控制信号ctrl1和第二控制信号ctrl2来将第一写入控制信号write_ctrl1和第二写入控制信号write_ctrl2选择性地使能。此外，当读取信号read_s和电压发生开始信号V_start中的一个被使能时，命令处理块200将操作信号operation_s使能。更具体地，当命令处理块200将内部命令CMD_int译码并将内部命令CMD_int确定为读取命令时，命令处理块200将读取信号read_s使能。当命令处理块200将内部命令CMD_int译码并将内部命令CMD_int确定为写入命令时，命令处理块200将读取信号read_s使能预定的时间，并且当读取信号read_s被禁止时响应于第一控制信号ctrl1和第二控制信号ctrl2而将第一写入控制信号write_ctrl1和第二写入控制信号write_ctrl2选择性地使能。此外，当内部命令CMD_int被确定为写入命令时，命令处理块200产生与读取信号read_s同时产生的电压发生开始信号V_start。此外，当电压发生开始信号V_start和读取信号read_s中的一个被使能时，命令处理块200将操作信号operation_s使能。
存储器块30可以被配置成存储数据。例如，存储器块30根据施加的电压的电平或施加的电流量来确定要存储的数据的电平，并且存储确定的数据电平。另外，存储器块30可以包括阻变存储器元件R_cell，其中，阻变存储器元件R_cell具有根据施加的电压的电平或施加的电流的量而变化的电阻值。阻变存储器元件R_cell的电阻值根据从存储器控制块400施加的电压而变化。存储器控制块400可以与阻变存储器元件R_cell的第一端部电耦接，并且接地端子VSS可以与阻变存储器元件R_cell的第二端部电耦接，第一端部与第二端部相对。
存储器控制块400响应于电压发生开始信号V_start、第一写入控制信号write_ctrl1和第二写入控制信号write_ctrl2、读取信号read_s以及操作信号operation_s，而将存储器块30与感测放大器50电耦接、或者将具有预定的电压电平的电压施加至存储器块30。例如，当电压发生开始信号V_start被使能时，存储器控制块400响应于第一写入控制信号write_ctrl1和第二写入控制信号write_ctrl2而开始产生具有预定电压电平的电压，并将产生的具有预定电压电平的电压施加至存储器块30。另外，当电压发生开始信号V_start被使能时，存储器控制块400响应于第一写入控制信号write_ctrl1和第二写入控制信号write_ctrl2而产生具有不同电压电平的两个电压，并且将这两个电压中的一个施加至存储器块30。此外，当读取信号read_s被使能时，存储器控制块400将存储器块30与感测放大器50电耦接。此外，当电压发生开始信号V_start和读取信号read_s中的一个被使能时，存储器控制块400将操作信号operation_s使能。
存储器控制块400可以包括电压供应单元410以及第一开关420和第二开关430。
电压供应单元410可以响应于电压发生开始信号V_start而开始电压产生，并且响应于第一写入控制信号write_ctrl1和第二写入控制信号write_ctrl2而将预定的电压施加至公共节点Node_com。
电压供应单元410可以包括第一存储器电压施加部411和第二存储器电压施加部412。
第一存储器电压施加部411当电压发生开始信号V_start被使能时可以产生用于写入的第一电压V_set，并且当第一写入控制信号write_ctrl1被使能时可以将具有与用于写入的第一电压V_set的电压电平相对应的电压电平的第一存储器电压V_wr1施加至公共节点Node_com。
第一存储器电压施加部411可以包括：用于写入的第一电压供应部411-1、用于电压产生的第一晶体管P11以及第三开关411-2。
用于写入的第一电压供应部411-1当电压发生开始信号V_start被使能时可以被激活，并且可以产生用于写入的第一电压V_set。
用于电压产生的第一晶体管P11产生与用于写入的第一电压V_set的电压电平相对应的第一存储器电压V_wr1。例如，用于电压产生的第一晶体管P11通过其栅极接收用于写入的第一电压V_set、通过其源极接收驱动电压V_drv、以及通过其漏极输出第一存储器电压V_wr1。
当第一写入控制信号write_ctrl1被使能时，第三开关411-2将用于电压产生的第一晶体管P11的漏极与公共节点Node_com电耦接。即，当第一写入控制信号write_ctrl1被使能时，第三开关411-2将第一存储器电压V_wr1施加至公共节点Node_com。
第二存储器电压施加部412当电压发生开始信号V_start被使能时可以产生用于写入的第二电压V_reset，并且当第二写入控制信号write_ctrl2被使能时可以将具有与用于写入的第二电压V_reset的电压电平相对应的电压电平的第二存储器电压V_wr2施加至公共节点Node_com。
第二存储器电压施加部412可以包括：用于写入的第二电压供应部412-1、用于电压产生的第二晶体管P12以及第四开关412-2。
用于写入的第二电压供应部412-1可以当电压发生开始信号V_start被使能时被激活，并且可以产生用于写入的第二电压V_reset。
用于电压产生的第二晶体管P12产生与用于写入的第二电压V_reset的电压电平相对应的第二存储器电压V_wr2。例如，用于电压产生的第二晶体管P12通过其栅极接收用于写入的第二电压V_reset、通过其源极接收驱动电压V_drv、以及通过其漏极输出第二存储器电压V_wr2。
当第二写入控制信号write_ctrl2被使能时，第四开关412-2将用于电压产生的第二晶体管P12的漏极与公共节点Node_com电耦接。即，当第二写入控制信号write_ctrl2被使能时，第四开关412-2将第二存储器电压V_wr2施加至公共节点Node_com。
当操作信号operation_s被使能时，第一开关420将公共节点Node_com与存储器块30电耦接。即，当操作信号operation_s被使能时，第一开关420将公共节点Node_com与阻变存储器元件R_cell电耦接。
当读取信号read_s被使能时，第二开关430将感测放大器50与公共节点Node_com电耦接。
感测放大器50响应于读取信号read_s而被激活，并且响应于存储在存储器块30中的数据而产生存储数据Data_sa。即，感测放大器50当读取信号read_s被使能时被激活，并且通过第一开关420和第二开关430与存储器块30电耦接。此外，激活的感测放大器50确定存储器块30的阻变存储器元件R_cell的电阻值，并且产生存储数据Data_sa。
数据比较块60将从外部输入的输入数据Data_in与存储数据Data_sa进行比较，并且产生第一控制信号ctrl1和第二控制信号ctrl2。例如，当输入数据Data_in与存储数据Data_sa大体相同时，数据比较块60将第一控制信号ctrl1和第二控制信号ctrl2禁止。当输入数据Data_in与存储数据Data_sa不同时，数据比较块60响应于输入数据Data_in而将第一控制信号ctrl1和第二控制信号ctrl2中的一个使能。
如图3中所示，命令处理块200可以包括：写入译码器210、读取译码器220、脉冲发生单元230、多路复用器240、控制信号发生单元250以及操作信号发生单元260。
写入译码器210将内部命令CMD_int译码，并且当内部命令CMD_int是写入命令时将电压发生开始信号V_start使能。
读取译码器220将内部命令CMD_int译码，并且当内部命令CMD_int是读取命令时将初步读取信号read_pre使能。
脉冲发生单元230响应于电压发生开始信号V_start来产生写入脉冲P_wr。例如，脉冲发生单元230当电压发生开始信号V_start被使能时被使能，并且产生大体保持使能状态预定的时间的写入脉冲P_wr。
多路复用器240响应于电压发生开始信号V_start而将初步读取信号read_pre和写入脉冲P_wr中的一个作为读取信号read_s输出。例如，多路复用器240当电压发生开始信号V_start被使能时将写入脉冲P_wr作为读取信号read_s输出，而当电压发生开始信号V_start被禁止时将初步读取信号read_pre作为读取信号read_s输出。即，由于电压发生开始信号V_start在写入操作中被使能，所以多路复用器240在写入操作中将写入脉冲P_wr作为读取信号read_s输出，而在除了写入操作之外的读取操作中将初步读取信号read_pre作为读取信号read_s输出。
控制信号发生单元250响应于电压发生开始信号V_start、写入脉冲P_wr以及第一控制信号ctrl1和第二控制信号ctrl2而产生第一写入控制信号write_ctrl1和第二写入控制信号write_ctrl2。例如，当第一控制信号ctrl1在电压发生开始信号V_start被使能且写入脉冲P_wr被禁止的时段中被使能时，控制信号发生单元250将第一写入控制信号write_ctrl1使能。当第二控制信号ctrl2在电压发生开始信号V_start被使能且写入脉冲P_wr被禁止的时段中被使能时，控制信号发生单元250将第二写入控制信号write_ctrl2使能。
控制信号发生单元250可以包括第一反相器IV11至第四反相器IV14和第一与非门ND11至第三与非门ND13。第一反相器IV11接收写入脉冲P_wr。第一与非门ND11接收电压发生开始信号V_start和第一反相器IV11的输出信号。第二反相器IV12接收第一与非门ND11的输出信号并输出使能信号EN_s。第二与非门ND12接收使能信号EN_s和第一控制信号ctrl1。第三反相器IV13接收第二与非门ND12的输出信号并输出第一写入控制信号write_ctrl1。第三与非门ND13接收使能信号EN_s和第二控制信号ctrl2。第四反相器IV14接收第三与非门ND13的输出信号并输出第二写入控制信号write_ctrl2。
操作信号发生单元260响应于电压发生开始信号V_start和读取信号read_s而产生操作信号operation_s。例如，当电压发生开始信号V_start和读取信号read_s中的一个被使能时，操作信号发生单元260将操作信号operation_s使能。
操作信号发生单元260可以包括或非门NOR11和第五反相器IV15。或非门NOR11接收电压发生开始信号V_start和读取信号read_s。第五反相器IV15接收或非门NOR11的输出信号，并输出操作信号operation_s。
根据实施例的如上配置的半导体存储装置操作如下。
参见图2，在命令输入块10中，外部命令CMD_ext被转换成内部命令CMD_int。
内部命令CMD_int被输入至命令处理块200。在下文中，将针对内部命令CMD_int是读取命令的情况来提供描述。
参见图3，当内部命令CMD_int是读取命令时，写入译码器210将电压发生开始信号V_start禁止，并且读取译码器220将初步读取信号read_pre使能。
当电压发生开始信号V_start被禁止时，多路复用器240将初步读取信号read_pre作为读取信号read_s输出。
当读取信号read_s被使能时，操作信号发生单元260将操作信号operation_s使能。当读取信号read_s被禁止时，操作信号发生单元260将操作信号operation_s禁止。
参见图4，在读取操作中（见A），初步读取信号read_pre被作为读取信号read_s和操作信号operation_s输出。
参见图2，在读取操作中，当读取信号read_s和操作信号operation_s被使能时，存储器块30和感测放大器50通过第一开关420和第二开关430彼此电耦接。
感测放大器50响应于使能的读取信号read_s而被激活以确定存储器块30中存储的数据，并输出存储数据Data_sa。在读取操作中，在感测放大器50中产生的存储数据Data_sa通过数据输出电路（未示出）被输出至半导体存储装置的外部。
在下文中，将针对当内部命令CMD_int表示写入操作时根据实施例的半导体存储器件的操作来提供描述。
参见图3，当内部命令CMD_int表示写入操作时，写入译码器210将电压发生开始信号V_start使能。在写入操作中，读取译码器220将初步读取信号read_pre禁止。
当电压发生开始信号V_start被使能时，脉冲发生单元230产生被使能预定的时间的写入脉冲P_wr。
当电压发生开始信号V_start被使能时，多路复用器240将写入脉冲P_wr作为读取信号read_s输出。
控制信号发生单元250产生在电压发生开始信号V_start被使能且写入脉冲P_wr被禁止的时段中被使能的使能信号EN_s。当使能信号EN_s被使能时，控制信号发生单元250响应于第一控制信号ctrl1和第二控制信号ctrl2而将第一写入控制信号write_ctrl1和第二写入控制信号write_ctrl2禁止、或者将第一写入控制信号write_ctrl1和第二写入控制信号write_ctrl2中的一个使能。例如，当第一控制信号ctrl1和第二控制信号ctrl2在使能信号EN_s被使能的时段中被禁止时，控制信号发生单元250将第一写入控制信号write_ctrl1和第二写入控制信号write_ctrl2禁止。当第一控制信号ctrl1在使能信号EN_s被使能的时段中被使能时，控制信号发生单元250将第一写入控制信号write_ctrl1使能。当第二控制信号ctrl2在使能信号EN_s被使能的时段中被使能时，控制信号发生单元250将第二写入控制信号write_ctrl2使能。
当电压发生开始信号V_start和读取信号read_s中的一个被使能时，操作信号发生单元260产生使能的操作信号operation_s。
参见图2和4，将描述根据实施例的半导体存储装置的写入操作。
在写入操作中（见B），电压发生开始信号V_start被使能。
当电压发生开始信号V_start被使能时，用于写入的第一电压供应部411-1和第二电压供应部411-2分别产生用于写入的第一电压V_set和第二电压V_reset。
用于电压产生的第一晶体管P11和第二晶体管P12产生具有与用于写入的第一电压V_set和第二电压V_reset的电压电平相对应的电压电平的第一存储器电压V_wr1和第一存储器电压V_wr2。
当电压发生开始信号V_start被使能时，写脉冲P_wr被使能预定的时间。写脉冲P_wr被作为读取信号read_s输出。在写入操作中，操作信号operation_s具有与电压发生开始信号V_start的相位大体相同的相位。
在读取信号read_s和操作信号operation_s被使能的时段中，感测放大器50被激活，并且通过第一开关420和第二开关430与存储器块30电耦接。此外，感测放大器50确定存储在存储器块30中的数据，并产生存储数据Data_sa。数据比较块60将从外部输入的输入数据Data_in与存储数据Data_sa进行比较，并产生第一控制信号ctrl1和第二控制信号ctrl2。当输入数据Data_in与存储数据Data_sa大体相同时，数据比较块60将第一控制信号ctrl1和第二控制信号ctrl2禁止。当输入数据Data_in与存储数据Data_sa不同时，数据比较块60根据输入数据Data_in的数据值来将第一控制信号ctrl1和第二控制信号ctrl2中的一个使能。
如上所述，在写入操作中，在读取信号read_s和操作信号operation_s被使能的时段中，是否将第一控制信号ctrl1和第二控制信号ctrl2使能根据通过将输入数据Data_in与存储数据Data_sa进行比较而获得的结果来判断。
在电压发生开始信号V_start被使能且写入脉冲P_wr被禁止的时段中，即在使能信号EN_s被使能的时段中，当第一控制信号ctr11和第二控制信号ctr12中的第一控制信号ctrl1被使能时，第一写入控制信号write_ctrl1被使能（即，Ctrl1:高且Ctrl2:低）。此外，在使能信号EN_s被使能的时段中，当第一控制信号ctr11和第二控制信号ctr12中的第二控制信号ctr12被使能时，第二写入控制信号write_ctrl2被使能（即，Ctrl1:低且Ctrl2:高）。
在操作信号operation_s和第一写入控制信号write_ctrl1被使能的时段中，第一存储器电压V_wr1通过第一开关420和第三开关411-2被施加至存储器块30。在操作信号operation_s和第二写入控制信号write_ctrl2被使能的时段中，第二存储器电压V_wr2通过第一开关420和第四开关412-2被施加至存储器块30。
如上所述，在写入操作中，当存储数据Data_sa与输入数据Data_in不同时，根据输入数据Data_in，第一存储器电压V_wr1和第二存储器电压V_wr2中的一个被施加至存储器块30。当第一存储器电压V_wr1和第二存储器电压V_wr2中的一个被施加至存储器块30时，存储器块30根据施加的电压的电平来存储数据。
在写入操作中，当存储数据Data_sa与输入数据Data_in大体相同时，由于第一写入控制信号write_ctrl1和第二写入控制信号write_ctrl2被禁止，且存储器块30不接收第一存储器电压V_wr1和第二存储器电压V_wr2，所以存储器块30依照原样大体保持存储的数据。
如图1中所示，一般的半导体存储装置在写入操作中根据通过将输入数据和存储数据进行比较而获得的结果，来产生第一存储器电压或第二存储器电压。即，在一般的半导体存储装置中，由于在写入操作中存储器电压达到预设的电压电平、然后被施加至存储器块，所以在存储器电压达到预设的电压电平之前需要时间。
然而，在根据实施例的半导体存储装置中，可以与写入操作同时地开始产生存储器电压，并且根据通过将输入数据和存储数据进行比较而获得的结果来将产生的存储器电压（即，达到预设的电压电平的存储器电压）选择性地施加至存储器块。因此，在根据实施例的半导体存储装置中，与一般的半导体存储装置相比可以提高写入操作速度。
尽管以上已经描述了某些实施例，但本领域技术人员将理解的是，描述的实施例仅仅是实例。因此，不应基于所描述的实施例来限定本文所描述的半导体存储装置和利用所述半导体存储装置的操作方法。更确切地说，应当仅根据所附权利要求并结合以上描述和附图来限定本文描述的半导体存储装置和利用所述半导体存储装置的操作方法。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体存储装置，包括：
命令处理块，所述命令处理块被配置成在写入操作中响应于第一控制信号和第二控制信号而产生电压发生开始信号、第一写入控制信号、第二写入控制信号、读取信号以及操作信号；以及
存储器控制块，所述存储器控制块被配置成响应于所述电压发生开始信号、所述第一写入控制信号、所述第二写入控制信号、所述读取信号以及所述操作信号而将存储数据的存储器块与感测放大器电耦接、或者将预定电压施加至所述存储器块。
技术方案2.根据技术方案1所述的半导体存储装置，其中，所述命令处理块在读取操作中响应于内部命令信号而将所述读取信号和所述操作信号使能。
技术方案3.根据技术方案2所述的半导体存储装置，其中，在所述写入操作中，所述命令处理块响应于所述内部命令信号而将所述电压发生开始信号使能，当所述电压发生开始信号被使能时产生被使能预定的时间的所述读取信号，以及在所述读取信号被禁止时响应于所述第一控制信号和第二控制信号而将所述第一写入控制信号和第二写入控制信号选择性地使能，
在所述读取操作中，所述命令处理块响应于所述内部命令信号而将所述读取信号使能；以及
当所述电压发生开始信号和所述读取信号中的一个被使能时，所述命令处理块将所述操作信号使能。
技术方案4.根据技术方案3所述的半导体存储装置，其中，当所述读取信号和所述操作信号被使能时，所述存储器控制块将所述存储器块与所述感测放大器电耦接，以及
当所述电压发生开始信号被使能时，所述存储器控制块开始产生要被供应至所述存储器块的电压，并且响应于所述第一写入控制信号和所述第二写入控制信号以及所述操作信号而将具有预定的电压电平的电压施加至所述存储器块。
技术方案5.根据技术方案4所述的半导体存储装置，其中，所述存储器控制块包括：
第一开关，所述第一开关被配置成响应于所述操作信号而将所述存储器块与公共节点电耦接；
第二开关，所述第二开关被配置成响应于所述读取信号而将所述公共节点与所述感测放大器电耦接；以及
电压供应单元，所述电压供应单元被配置成响应于所述电压发生开始信号而开始电压产生，并且响应于所述第一写入控制信号和所述第二写入控制信号而将预定的电压施加至所述公共节点。
技术方案6.根据技术方案5所述的半导体存储装置，其中，所述电压供应单元包括：
第一存储器电压施加部，所述第一存储器电压施加部被配置成当所述电压发生开始信号被使能时产生用于写入的第一电压，并且响应于所述第一写入控制信号而将与用于写入的所述第一电压的电压电平相对应的第一存储器电压施加至所述公共节点；以及
第二存储器电压施加部，所述第二存储器电压施加部被配置成当所述电压发生开始信号被使能时产生用于写入的第二电压，并且响应于所述第二写入控制信号而将与用于写入的所述第二电压的电压电平相对应的第二存储器电压施加至所述公共节点。
技术方案7.根据技术方案6所述的半导体存储装置，其中，所述电压发生开始信号在所述写入操作中具有与所述电压发生开始信号的相位大体相同的相位。
技术方案8.根据技术方案6所述的半导体存储装置，其中，所述第一存储器电压施加部包括：
用于写入的电压供应部，所述用于写入的所述电压供应部被配置成当所述电压发生开始信号被使能时被激活，并且产生用于写入的所述第一电压；
用于电压产生的晶体管，所述用于电压产生的所述晶体管被配置成产生与用于写入的所述第一电压的电压电平相对应的所述第一存储器电压；以及
第三开关，所述第三开关被配置成响应于所述第一写入控制信号而将所述第一存储器电压施加至所述公共节点。
技术方案9.根据技术方案8所述的半导体存储装置，其中，用于电压产生的所述晶体管通过其栅极接收用于写入的所述第一电压、通过其源极接收驱动电压、以及通过其漏极输出所述第一存储器电压。
技术方案10.根据技术方案9所述的半导体存储装置，其中，所述第一电压具有与所述第一存储器电压的电压电平大体相同的电压电平。
技术方案11.根据技术方案6所述的半导体存储装置，其中，所述第二存储器电压施加部包括：
用于写入的电压供应部，所述用于写入的所述电压供应部被配置成当所述电压发生开始信号被使能时被激活，并且产生用于写入的所述第二电压；
用于电压产生的晶体管，所述用于电压产生的所述晶体管被配置成产生与用于写入的所述第二电压的电压电平相对应的所述第二存储器电压；以及
第三开关，所述第三开关被配置成响应于所述第二写入控制信号而将所述第二存储器电压施加至所述公共节点。
技术方案12.根据技术方案11所述的半导体存储装置，其中，所述用于电压产生的晶体管通过其栅极接收用于写入的所述第二电压、通过其源极接收驱动电压、以及通过其漏极输出所述第二存储器电压。
技术方案13.根据技术方案12所述的半导体存储装置，其中，所述第二电压具有与所述第二存储器电压的电压电平大体相同的电压电平。
技术方案14.根据技术方案1所述的半导体存储装置，其中，所述感测放大器响应于所述读取信号而被激活，并且响应于存储在所述存储器块中的数据而产生存储数据。
技术方案15.根据技术方案14所述的半导体存储装置，还包括：
数据比较块，所述数据比较块被配置成将从外部输入的输入数据与所述存储数据进行比较，并产生所述第一控制信号和所述第二控制信号。
技术方案16.根据技术方案15所述的半导体存储装置，其中，所述数据比较块当所述输入数据与所述存储数据大体相同时将所述第一控制信号和所述第二控制信号禁止，而当所述输入数据与所述存储数据不同时响应于所述输入数据而将所述第一控制信号和所述第二控制信号中的一个使能。
技术方案17.根据技术方案3所述的半导体存储装置，其中，所述命令处理块包括：
写入译码器，所述写入译码器被配置成将所述内部命令信号译码、并且将所述电压发生开始信号使能；
读取译码器，所述读取译码器被配置成将所述内部命令信号译码、并且将初步读取信号使能；
脉冲发生单元，所述脉冲发生单元被配置成响应于所述电压发生开始信号而产生写入脉冲；
多路复用器，所述多路复用器被配置成将所述初步读取信号和所述写入脉冲中的一个作为所述读取信号输出；
控制信号发生单元，所述控制信号发生单元被配置成响应于所述电压发生开始信号、所述写入脉冲以及所述第一控制信号和所述第二控制信号，而产生所述第一写入控制信号和所述第二写入控制信号；以及
操作信号发生单元，所述操作信号发生单元被配置成响应于所述电压发生开始信号和所述读取信号而产生所述操作信号。
技术方案18.一种半导体存储装置，包括：
存储器块，所述存储器块被配置成根据存储器电压的电压电平来存储数据；
电压供应单元，所述电压供应单元被配置成当外部命令是写入命令时产生所述存储器电压，并且响应于控制信号而将所述存储器电压施加至所述存储器块；以及
数据比较块，所述数据比较块被配置成将从外部输入的数据与存储数据进行比较，并且产生所述控制信号。
技术方案19.根据技术方案18所述的半导体存储装置，还包括：
感测放大器，所述感测放大器被配置成当所述外部命令是所述写入命令时确定所述存储器块的数据值并产生所述存储数据。
技术方案20.根据技术方案19所述的半导体存储装置，其中，当所述外部命令是所述写入命令时，所述电压供应单元产生所述存储器电压，并且同时所述感测放大器将所述输入数据与所述存储数据进行比较。
技术方案21.根据技术方案20所述的半导体存储装置，其中，所述数据比较块当所述输入数据与所述存储数据大体相同时将所述控制信号禁止，而当所述输入数据与所述存储数据不同时将所述控制信号使能；以及
所述电压供应单元当所述控制信号被使能时将所述存储器电压施加至所述存储器块，而当所述控制信号被禁止时不将所述存储器电压施加至所述存储器块。
技术方案22.一种半导体存储装置的操作方法，包括以下步骤：
在写入操作中将存储数据与输入数据进行比较以产生控制信号、并同时产生存储器电压的步骤；以及
响应于所述控制信号而将所述存储器电压施加至所述存储器块，并将数据存储在所述存储器块中的步骤。
技术方案23.根据技术方案22所述的操作方法，其中，在写入操作中将存储数据与所述输入数据进行比较以产生控制信号、并同时产生存储器电压的步骤包括以下步骤：
将所述存储器块与感测放大器电耦接、并同时产生所述存储器电压的步骤；以及
通过所述感测放大器来确定所述存储器块的数据、将确定的结果与所述输入数据进行比较、以及产生所述控制信号的步骤。
技术方案24.根据技术方案23所述的操作方法，其中，通过所述感测放大器来确定所述存储器块的数据、将确定的结果与所述输入数据进行比较、以及产生所述控制信号的步骤包括以下步骤：
当所述感测放大器确定的结果与所述输入数据大体相同时将所述控制信号禁止的步骤；以及
当所述感测放大器确定的结果与所述输入数据不同时将所述控制信号使能的步骤。

Claims (10)

1.一种半导体存储装置，包括：
命令处理块，所述命令处理块被配置成在写入操作中响应于第一控制信号和第二控制信号而产生电压发生开始信号、第一写入控制信号、第二写入控制信号、读取信号以及操作信号；以及
存储器控制块，所述存储器控制块被配置成响应于所述电压发生开始信号、所述第一写入控制信号、所述第二写入控制信号、所述读取信号以及所述操作信号而将存储数据的存储器块与感测放大器电耦接、或者将预定电压施加至所述存储器块。
2.根据权利要求1所述的半导体存储装置，其中，所述命令处理块在读取操作中响应于内部命令信号而将所述读取信号和所述操作信号使能。
3.根据权利要求2所述的半导体存储装置，其中，在所述写入操作中，所述命令处理块响应于所述内部命令信号而将所述电压发生开始信号使能，当所述电压发生开始信号被使能时产生被使能预定的时间的所述读取信号，以及在所述读取信号被禁止时响应于所述第一控制信号和第二控制信号而将所述第一写入控制信号和第二写入控制信号选择性地使能，
在所述读取操作中，所述命令处理块响应于所述内部命令信号而将所述读取信号使能；以及
当所述电压发生开始信号和所述读取信号中的一个被使能时，所述命令处理块将所述操作信号使能。
4.根据权利要求3所述的半导体存储装置，其中，当所述读取信号和所述操作信号被使能时，所述存储器控制块将所述存储器块与所述感测放大器电耦接，以及
当所述电压发生开始信号被使能时，所述存储器控制块开始产生要被供应至所述存储器块的电压，并且响应于所述第一写入控制信号和所述第二写入控制信号以及所述操作信号而将具有预定的电压电平的电压施加至所述存储器块。
5.根据权利要求4所述的半导体存储装置，其中，所述存储器控制块包括：
第一开关，所述第一开关被配置成响应于所述操作信号而将所述存储器块与公共节点电耦接；
第二开关，所述第二开关被配置成响应于所述读取信号而将所述公共节点与所述感测放大器电耦接；以及
电压供应单元，所述电压供应单元被配置成响应于所述电压发生开始信号而开始电压产生，并且响应于所述第一写入控制信号和所述第二写入控制信号而将预定的电压施加至所述公共节点。
6.根据权利要求5所述的半导体存储装置，其中，所述电压供应单元包括：
第一存储器电压施加部，所述第一存储器电压施加部被配置成当所述电压发生开始信号被使能时产生用于写入的第一电压，并且响应于所述第一写入控制信号而将与用于写入的所述第一电压的电压电平相对应的第一存储器电压施加至所述公共节点；以及
第二存储器电压施加部，所述第二存储器电压施加部被配置成当所述电压发生开始信号被使能时产生用于写入的第二电压，并且响应于所述第二写入控制信号而将与用于写入的所述第二电压的电压电平相对应的第二存储器电压施加至所述公共节点。
7.根据权利要求6所述的半导体存储装置，其中，所述电压发生开始信号在所述写入操作中具有与所述电压发生开始信号的相位大体相同的相位。
8.根据权利要求6所述的半导体存储装置，其中，所述第一存储器电压施加部包括：
用于写入的电压供应部，所述用于写入的所述电压供应部被配置成当所述电压发生开始信号被使能时被激活，并且产生用于写入的所述第一电压；
用于电压产生的晶体管，所述用于电压产生的所述晶体管被配置成产生与用于写入的所述第一电压的电压电平相对应的所述第一存储器电压；以及
第三开关，所述第三开关被配置成响应于所述第一写入控制信号而将所述第一存储器电压施加至所述公共节点。
9.根据权利要求8所述的半导体存储装置，其中，用于电压产生的所述晶体管通过其栅极接收用于写入的所述第一电压、通过其源极接收驱动电压、以及通过其漏极输出所述第一存储器电压。
10.根据权利要求9所述的半导体存储装置，其中，所述第一电压具有与所述第一存储器电压的电压电平大体相同的电压电平。
CN201310524599.4A 2013-04-08 2013-10-30 半导体存储装置及利用半导体存储装置的操作方法 Active CN104103316B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2013-0038035 2013-04-08
KR1020130038035A KR20140121612A (ko) 2013-04-08 2013-04-08 반도체 메모리 장치 및 이를 이용한 동작 방법

Publications (2)

Publication Number Publication Date
CN104103316A true CN104103316A (zh) 2014-10-15
CN104103316B CN104103316B (zh) 2019-08-27

Family

ID=51654341

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310524599.4A Active CN104103316B (zh) 2013-04-08 2013-10-30 半导体存储装置及利用半导体存储装置的操作方法

Country Status (3)

Country Link
US (1) US9196328B2 (zh)
KR (1) KR20140121612A (zh)
CN (1) CN104103316B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9542984B2 (en) * 2013-04-08 2017-01-10 SK Hynix Inc. Semiconductor memory apparatus and operation method using the same
KR20180018916A (ko) * 2016-08-10 2018-02-22 에스케이하이닉스 주식회사 반도체 메모리 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090043973A1 (en) * 2007-08-10 2009-02-12 Hynix Semiconductor Inc. Phase change memory device
CN101548335A (zh) * 2007-08-01 2009-09-30 松下电器产业株式会社 非易失性存储装置
US20100103726A1 (en) * 2006-04-06 2010-04-29 Samsung Electronics Co., Ltd. Phase change memory devices and systems, and related programming methods
US20100214831A1 (en) * 2009-02-26 2010-08-26 Ho-Jung Kim Memory device, memory system having the same, and programming method of a memory cell
CN102227778A (zh) * 2008-11-26 2011-10-26 夏普株式会社 非易失性半导体存储装置及其驱动方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5034922A (en) * 1987-12-21 1991-07-23 Motorola, Inc. Intelligent electrically erasable, programmable read-only memory with improved read latency
US5781031A (en) * 1995-11-21 1998-07-14 International Business Machines Corporation Programmable logic array
JP4291505B2 (ja) * 2000-10-30 2009-07-08 富士通マイクロエレクトロニクス株式会社 半導体記憶装置
US6940744B2 (en) * 2002-10-31 2005-09-06 Unity Semiconductor Corporation Adaptive programming technique for a re-writable conductive memory device
US7046566B1 (en) * 2004-12-06 2006-05-16 Altera Corporation Voltage-based timing control of memory bit lines
KR100849772B1 (ko) 2008-04-28 2008-07-31 주식회사 하이닉스반도체 반도체 메모리 장치
KR20100022784A (ko) 2008-08-20 2010-03-03 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100103726A1 (en) * 2006-04-06 2010-04-29 Samsung Electronics Co., Ltd. Phase change memory devices and systems, and related programming methods
CN101548335A (zh) * 2007-08-01 2009-09-30 松下电器产业株式会社 非易失性存储装置
US20090043973A1 (en) * 2007-08-10 2009-02-12 Hynix Semiconductor Inc. Phase change memory device
CN102227778A (zh) * 2008-11-26 2011-10-26 夏普株式会社 非易失性半导体存储装置及其驱动方法
US20100214831A1 (en) * 2009-02-26 2010-08-26 Ho-Jung Kim Memory device, memory system having the same, and programming method of a memory cell

Also Published As

Publication number Publication date
US20140301148A1 (en) 2014-10-09
CN104103316B (zh) 2019-08-27
US9196328B2 (en) 2015-11-24
KR20140121612A (ko) 2014-10-16

Similar Documents

Publication Publication Date Title
US9484069B2 (en) Auxiliary power supply devices and nonvolatile memory systems including the same
US10614871B2 (en) Semiconductor devices and semiconductor systems including the semiconductor devices
KR102389259B1 (ko) 메모리 장치 및 메모리 장치의 동작 방법
KR20170135137A (ko) 파워 온 리셋 회로 및 이를 포함하는 반도체 메모리 장치
US10923174B2 (en) Electronic device and operating method thereof
US10902894B2 (en) Semiconductor devices
CN104103316A (zh) 半导体存储装置及利用半导体存储装置的操作方法
KR102324267B1 (ko) 반도체장치 및 반도체시스템
US9373411B2 (en) Antifuse control circuit and antifuse reading method
US10054967B2 (en) Semiconductor device including reference voltage generation circuit controlling level of reference voltage
KR102107072B1 (ko) 메모리의 전원을 관리하는 메모리 컨트롤러를 포함하는 시스템
US9711204B1 (en) Semiconductor device(s) and method of refreshing the semiconductor device
US10777241B2 (en) Semiconductor devices and semiconductor systems
US10297308B2 (en) Semiconductor devices
US9887691B2 (en) Periodic signal generation circuit and semiconductor system including the same
US20170017410A1 (en) Memory controller
CN108231107A (zh) 半导体器件
CN104425015A (zh) 半导体存储装置
CN106297885B (zh) 脉冲发生器、存储系统、存储器件及其内部电源控制方法
US9613667B2 (en) Data storage device and operating method thereof
CN103730145A (zh) 快闪存储器及其电压控制方法
CN110297533B (zh) 与执行复位操作相关的半导体封装和半导体系统
KR20240002522A (ko) 반도체칩 및 반도체시스템
US9524760B2 (en) Data output circuit
KR20150014681A (ko) 전류 생성 회로와 이를 포함하는 반도체 장치 및 메모리 시스템

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant