CN104064515A - 利用自对准双图案化技术于网格外布线结构的方法 - Google Patents

利用自对准双图案化技术于网格外布线结构的方法 Download PDF

Info

Publication number
CN104064515A
CN104064515A CN201410049176.6A CN201410049176A CN104064515A CN 104064515 A CN104064515 A CN 104064515A CN 201410049176 A CN201410049176 A CN 201410049176A CN 104064515 A CN104064515 A CN 104064515A
Authority
CN
China
Prior art keywords
axle
separator
metal
distance
width
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410049176.6A
Other languages
English (en)
Other versions
CN104064515B (zh
Inventor
袁磊
J·桂
H·J·莱文森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries Inc
Original Assignee
GlobalFoundries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Inc filed Critical GlobalFoundries Inc
Publication of CN104064515A publication Critical patent/CN104064515A/zh
Application granted granted Critical
Publication of CN104064515B publication Critical patent/CN104064515B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816Aspects relating to the layout of the pattern or to the size of vias or trenches
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

本发明涉及利用自对准双图案化技术于网格外布线结构的方法,所揭示的是一种用于有效轨道外布线的方法以及产生的装置。具体实施例包括:在基底上提供硬掩模;在硬掩模上提供多个第一心轴(mandrel);于各第一心轴的各侧上提供第一分隔物;与第一心轴分开并且在两个第一分隔物之间提供基底的多个第一非心轴区,第一心轴、第一非心轴区、和第一分隔物各具有等于一距离的宽度;以及提供宽度至少是所述距离两倍并且藉由第二分隔物与其中一个第一非心轴区分开的第二心轴。

Description

利用自对准双图案化技术于网格外布线结构的方法
技术领域
本揭示关于金属结构的制造。本揭示尤其适用于利用SADP技术在集成电路(IC)中制造网格外金属结构。
背景技术
在制造金属布线时,尤其是使用SADP技术制造金属布线时,金属布线通常置于许多预定网格化布线轨道(routing track)的其中一者上。此等布线轨道经常是经隔开以有效利用IC布局上的空间并且得到产生的产品的适当效能、可靠度、以及可制造性。然而网格外布线可变得需用于容许弹性针脚接取(flexible pin access)、冗余介层/介层条(via bar)插置、以及金属转移(metal transition)。不幸的是,传统方法在布线轨道之间放置网格外金属岛(metal islands),导致利用SADP技术的IC布局使用无效率。例如,某些方法对于在布线轨道之间插置单一网格外金属岛需要四条轨道。
因此,需要能够利用SADP技术对ICs进行有效轨道外布线的方法、以及产生的装置。
发明内容
本揭示的一个态样是特别藉由提供具有介于预定网格化布线轨道之间至少一距离的宽度的心轴以避免使用两条轨道制造具有网格外金属结构的半导体装置的方法。
本揭示的一个态样是特别藉由提供具有介于预定网格化布线轨道之间的至少一距离的宽度的非心轴区以避免使用三条轨道制造具有网格外金属结构的半导体装置的方法。
本揭示的另一态样是特别具有金属绕线置于等间隔垂直位置的一个垂直位置上(例如,预定网格化布线轨道)并且垂直延伸至介于一个垂直位置与另一垂直位置之间的至少一中点上(例如,毗邻轨道)的装置。
本揭示的额外态样及其它特征将在底下的说明中予以提出并且在所属领域的技术人员查阅下文后将某种程度显而易知或可经由本揭示的实践予以学习。本揭示的优点可如权利要求书中特别所指予以实现并且获得。
根据本揭露,某些技术功效可某种程度藉由一种方法予以达成,其包括:在基底上提供硬掩模;在硬掩模上提供多个第一心轴;在各第一心轴的各侧上提供第一分隔物;提供与第一心轴分开并且介于两个第一分隔物之间的基底的多个第一非心轴区,第一心轴、第一非心轴区、和第一分隔物各具有等于一距离的宽度;以及提供宽度为所述距离至少两倍并且藉由第二分隔物与其中一个第一非心轴区分开的第二心轴及/或提供宽度为所述距离至少两倍并且毗邻于第一分隔物或第三心轴的第三分隔物至少其中一者以及与一个或多个阻挡掩模分开的第二非心轴区。
某些态样包括一种方法,其中设有第二心轴,本方法再包括:在硬掩模上提供第四心轴;以及提供介于第二与第四心轴之间的一个或多个分隔物,一个或多个分隔物覆盖第二与第四心轴之间硬掩模的整体上表面。另外的态样包括提供宽度至少等于所述距离的第四心轴,以及一个或多个宽度为所述距离两倍的分隔物。某些态样包括一种方法,其中一个或多个分隔物包括毗邻第二心轴的第四分隔物以及毗邻第四心轴的第五分隔物,各第四与第五分隔物的宽度等于所述距离。进一步态样包括一种方法,其中设有第二非心轴区,本方法再包括在第二非心轴区与第一或第三分隔物的其中一者之间提供其中一个阻挡掩模,阻挡掩模防止蚀刻被该一个阻挡掩模所覆盖的硬掩模的部份。另外的态样包括:提供第三分隔物,其宽度为至少所述距离,以及具有宽度为所述距离的第三心轴区;以及提供宽度为所述距离至少三倍的一个阻挡掩模。进一步态样包括:蚀刻硬掩模,第一分隔物的每一个各自分隔物防止蚀刻被各自分隔物所覆盖的一个或多个部份;在蚀刻硬掩模之后蚀刻基底,硬掩模防止蚀刻被硬掩模所覆盖的部份;以及在蚀刻基底所形成的凹部中形成金属层。某些态样包括:在蚀刻硬掩模之前移除第一心轴,其中心轴金属绕线提供于先前由其中一个第一心轴所覆盖的硬掩模的一部分遭蚀刻所形成的凹部中,以及非金属绕线形成于其中一个第一非心轴区域内硬掩模遭蚀刻而形成的凹部中。
本揭示的另一态样是一种装置,其包括:形成于基底上的IC;在基底上水平延伸并且置于以一距离所分开的多个等间隔垂直位置的其中一者上的多条金属绕线;以及置于其中一个垂直位置上并且垂直延伸到介于一垂直位置与另一垂直位置之间至少一中点上的金属绕线中的一条金属绕线。
态样包括置于垂直位置的毗邻一个垂直位置的第二垂直位置上的金属绕线中的第二金属绕线。某些态样包括置于垂直位置于三个垂直位置内距离一个垂直位置的第三垂直位置上的金属绕线中的第三金属绕线,第二与第三垂直位置于一个垂直位置的对立侧上。进一步态样包括由SADP技术的心轴金属或非心轴金属择一所形成的金属绕线,其中由心轴金属所形成的金属绕线彼此分开至少一个垂直位置,并且由非心轴金属所形成的金属绕线彼此分开至少一个垂直位置。另外的态样包括当一条金属绕线由非心轴金属所形成时,置于距离一个垂直位置有三个垂直位置的垂直位置上,以及当一条金属绕线由心轴金属所形成时,置于距离一个垂直位置有两个垂直位置的垂直位置上的金属绕线的第三金属绕线。进一步态样包括金属绕线在IC的M1或M2层内。某些态样包括经由冗余介层、针脚接取、或金属转移区予以连接至另一金属层的金属绕线。另外的态样包括一种装置,其中所述距离为与制造IC的一个或多个掩模相关的关键距离的倍数。
本揭示的另一态样是一种方法,其包括:在基底上提供硬掩模;在硬掩模上提供多个第一心轴;在各第一心轴的各侧上提供第一分隔物;提供与第一心轴分开并且介于两个第一分隔物之间的基底的多个第一非心轴区,第一心轴、第一非心轴区、以及第一分隔物各具有等于一距离的宽度;提供具有宽度为所述距离至少两倍并且具有第二分隔物毗邻于其中一个第一非心轴区的第二心轴及/或提供具有宽度为所述距离至少两倍并且毗邻于第一分隔物或第三心轴的第三分隔物的至少其中一者以及与一个或多个阻挡掩模分开的第二非心轴区;在提供第一分隔物之后移除第一心轴;蚀刻硬掩模,第一分隔物的每一个各自分隔物防止蚀刻被各自分隔物所覆盖的一个或多个部份;蚀刻基底,在蚀刻硬掩模后,硬掩模防止蚀刻被硬掩模覆盖的部份;以及在蚀刻基底所形成的凹部中形成金属层。
态样包括一种方法,其中设有第二心轴,本方法再包含:提供具有宽度为至少所述距离的第四心轴;以及在第二与第四心轴之间提供一个或多个分隔物,一个或多个分隔物覆盖第二与第三心轴之间硬掩模的整体上表面并且具有两倍所述距离的宽度。某些态样包括方法,其中一个或多个分隔物包括毗邻于第二心轴的第四分隔物以及毗邻于第四心轴的第五分隔物。进一步态样包括一种方法,其中设有第二非心轴区,本方法再包括:提供第三分隔物以及具有宽度为至少所述距离的第三心轴;以及提供介于第二非心轴区与该一个第一分隔物或第三分隔物择一之间的其中一个阻挡掩模,该一个阻挡掩模具有三倍所述距离的宽度并且防止蚀刻硬掩模被该一个阻挡掩模覆盖的部分。
本揭露的额外态样及技术功效经由底下详述说明对于所属领域的技术人员将显而易见,其中本揭露的具体实施例藉由经思考用以实施本揭露的最佳模式的图标予以简单描述。将意识到,本揭露可有其它及不同的具体实施例,以及本揭露的许多细节可在各种明显态样中作修改,全部都不脱离本揭露。因此,图式及说明本质在于描述而非限制。
附图说明
本揭示在附图的图标中藉由实施例予以描述并且非藉由限制予以描述以及其中相同的组件符号意指类似的组件:
第1A至1D图概述在预定网格化布线轨道上形成金属绕线的循序步骤;
第1E图概述使用第1A至1D图所述步骤所形成的预定网格化布线轨道上的金属绕线;
第2A图概述示例性轨道外心轴金属绕线;
第2B至2D图概述形成第2A图所述的示例性轨道外心轴金属绕线的循序步骤;
第3A图概述示例性轨道外非心轴金属绕线;
第3B至3D图概述形成第3A图所述的轨道外非心轴金属绕线的循序步骤;
第4A图根据示例性具体实施例概述示例性轨道外心轴金属绕线;
第4B至4D图根据示例性具体实施例概述形成第4A图所示的轨道外心轴金属绕线的循序步骤;
第5A图根据示例性具体实施例概述示例性轨道外非心轴金属绕线;以及
第5B至5D图根据示例性具体实施例概述形成第5A图所述的轨道外非心轴金属绕线的循序步骤。
主要组件符号说明
具体实施方式
在底下的说明中,为了解释,提出许多特定细节以便对示例性具体实施例提供透彻的理解。然而,应该明显可知的是,可实践示例性具体实施例而无需这些特定细节或用到均等配置。在其它实例中,广为人知的架构和装置是以方块图形式表示以免不必要地混淆示例性具体实施例。另外,除非另有所指,说明书及权利要求书中所有表达成份、反应条件等等数量、比率、以及数值特性的数字都要予以理解为藉由术语「大约」在所有实例中修饰。
本揭示处理并且解决目前使用轨道外布线结构的装置所致布局无效率的问题。根据本揭示的具体实施例,形成具有宽度为至少一介于轨道之间的距离的心轴。另外,或者替代地,形成具有宽度为至少一介于轨道之间的距离的非心轴区。
根据本揭示具体实施例的方法包括:在基底上提供硬掩模;在硬掩模上提供多个第一心轴;在各第一心轴各侧上提供第一分隔物;提供与第一心轴分开并且介于两个第一分隔物之间的基底的多个第一非心轴区;第一心轴、第一非心轴区、和第一分隔物各具有等于一距离的宽度;以及提供具有宽度为所述距离至少两倍并且藉由第二分隔物与第一非心轴区的一分开的第二心轴及/或提供具有宽度为所述距离至少两倍并且毗邻于第一分隔物或第三心轴的第三分隔物的至少其中一者和与一或多个阻挡掩模分开的第二非心轴区。
经由下文的详细说明,还有其它态样、特征、以及技术功效对于所属领域的技术人员将显而易知,其中单纯地藉由所思及的最佳模式的描述,表示并且说明较佳具体实施例。本揭示能够有其它且不同的具体实施例,以及其许多细节能在各种明显方面进行改进。因此,图式及说明在本质上要被视为描述性,并且不为限制性。
请参阅第1A图,基底101设有硬掩模103以及置于心轴轨道107上的心轴105。其次,如第1B图所示,分隔物109形成于各心轴105的各侧。如图所示,分隔物109将心轴105与非心轴区111分开并且心轴105、分隔物109、以及非心轴区111具有相等宽度。第1C图中移除心轴105而导致分隔物109将心轴轨道107与非心轴轨道113分开。另外,阻挡掩模115置于非心轴轨道113中。接着,如第1D图所示,在基底101先由中心轴105所包覆的区域中形成心轴金属绕线117并且在非心轴区111中形成非心轴金属绕线119。亦即,心轴金属绕线117及非心轴金属绕线119置于蚀刻硬掩模103经曝露部位所形成的凹部中并且置入那些经曝露部位下方的基底101内。如图所示,分隔物109及阻挡掩模115防止蚀刻基底101和硬掩模103的其它部位。
第1E图概述使用第1A至1D图所述步骤所形成的预定网格化布线轨道上的金属绕线。如图所示,心轴金属绕线117在心轴轨道107上形成并且非心轴金属绕线119在非心轴轨道113上形成。另外,阻挡掩模115已防止在其中一条非心轴轨道113上形成非心轴金属绕线119。阻挡掩模(例如115)也可防止形成心轴金属绕线(例如117)。而且,心轴及非心轴金属绕线117及119分别具有相等宽度并且是以相等距离予以分开。此等相等宽度及距离可相当于与用于制造IC的一个或多个掩模有关的关键距离。例如,心轴及非心轴金属绕线117及119可具有等同于制造IC的一个或多个掩模相关的关键距离倍数的宽度。另外,每一对心轴金属绕线117都藉由至少一个非心轴轨道113予以分开并且每一对非心轴金属绕线119都藉由至少一个心轴轨道107予以分开。金属绕线(例如117和119)可在IC的M1或M2层内。
第2A图概述示例性轨道外心轴金属绕线。如图所示,心轴轨道201及非心轴轨道203分别包含心轴金属绕线205及非心轴金属绕线207,并且轨道外心轴金属绕线209介于其中一条心轴轨道201与其中一条非心轴轨道203之间。如上所述,轨道外绕线(例如,209)可例如藉由经由冗余介层、针脚接取、或金属转移区予以连接至另一(例如上层)金属层而容许弹性针脚接取、冗余介层/介层条插置、以及金属转移。
第2B至2D图概述形成第2A图所述的示例性轨道外心轴金属绕线的循序步骤。请参阅第2B图,轨道上心轴211及轨道外心轴213于各侧上设有分隔物215。轨道外心轴213的定位与宽度导致各延伸超出非心轴轨道203的第一区217及第二区219。第一区217具有大于非心轴区的宽度。因此,阻挡掩模需要用以覆盖第一区217的余部(remainder)以防止硬掩模及其下的基底的不想要的后续蚀刻。然而,阻挡掩模具有超出第一区与非心轴区之间差值的最小宽度。因此,如第2C图所示,阻挡掩模221必须覆盖整体第一区217。类似地,由于轨道外心轴213与轨道上心轴211之间的空间不足以大到为每一个心轴都形成分隔物,所以第二区219内未提供轨道上心轴(例如,211)。然而,由于第二区219与非心轴区之间的差值大于阻挡掩模的最小宽度,所以仅可在一部分第二区219中形成阻挡掩模而对非心轴区225留下开口。
请参阅第2D图,心轴遭到移除,并且心轴金属绕线205形成于先前由心轴211所覆盖的凹部中,非心轴绕线207形成于非心轴区225中,以及轨道外心轴金属绕线209形成于轨道外心轴213先前所覆盖的区域中。因此,轨道外心轴213的定位与宽度防止两条心轴轨道201上及两条非心轴轨道203上的摆置(placement)。
第3A图概述示例性轨道外非心轴金属绕线。如图所示,心轴轨道301及非心轴轨道303分别包含心轴金属绕线305及非金心轴金属绕线307,并且轨道外非心轴金属绕线309介于其中一条心轴轨道301与其中一条非心轴轨道303之间。
第3B至3D图概述形成第3A图所述的轨道外非心轴金属绕线的循序步骤。请参阅第3B图,轨道上心轴311与313在各侧上设有分隔物315。第一非心轴区317设置成毗邻心轴313的其中一个分隔物315。然而,将轨道外非心轴金属绕线309定位至非心轴区319内会在非心轴区319与分隔物315之间形成需要被阻挡掩模覆盖的空间。不过,所述空间小于阻挡掩模最小宽度。因此,可不形成心轴金属绕线。如此,心轴313及最接近区域319的分隔物被移除,并且阻挡掩模325如第3C图所示予以形成。另外,非心轴区319与心轴311的分隔物315之间的空间阻止在轨道外非心轴金属绕线309与心轴金属绕线305之间形成轨道上非心轴金属绕线(例如307)。因此,如第3C图所示得以形成阻挡掩模323。
请参阅第3D图,移除心轴,并且在先前被心轴311所覆盖的凹部中形成心轴金属绕线305,在非心轴区317中形成非心轴绕线307,以及在非心轴区319中形成轨道外非心轴金属绕线309。然而,轨道外非心轴金属绕线309的定位与宽度防止两条心轴轨道301上及两条非心轴轨道303上的摆置。
第4A图根据示例性具体实施例概述示例性轨道外心轴金属绕线。如图所示,心轴轨道401和非心轴轨道403分别包含心轴金属绕线405和非心轴金属绕线407,以及轨道外心轴金属绕线409置于其中一条心轴轨道401上并且延伸到介于其中一条心轴轨道401与其中一条非心轴轨道403之间的至少一中点上。如图所示,轨道外心轴金属绕线409的宽度是各心轴金属绕线405和非心轴金属绕线407的宽度的两倍。
第4B至4D图根据示例性具体实施例概述形成第4A图所示的轨道外心轴金属绕线的循序步骤。请参阅第4B图,轨道上第一与第二心轴411与413分别和轨道外心轴415于各侧上设有分隔物417。定位并且尺寸化轨道外心轴415使得分隔物417于心轴415一侧邻接(abut)非心轴区419的边界以及分隔物417于另一侧对第一心轴413邻接分隔物417。如此,不需要阻挡掩模用以使轨道外心轴415与非心轴区419分开。此外,分隔物417覆盖轨道外心轴415与轨道上第二心轴413之间的整体上表面。如此,无需用以覆盖介于轨道外心轴415与轨道上第二心轴413之间区域的阻挡掩模。如第4C图所示,移除心轴411、413、以及415。请参阅第4D图,心轴金属绕线405形成于先前由心轴411与413所覆盖的凹部中,非心轴绕线407形成于非心轴区419中,以及轨道外心轴金属绕线409形成于先前被轨道外心轴415所覆盖的区域中。如此,轨道外心轴415的宽度延伸容许定位分隔物417以防止在分隔物417与非心轴区419之间形成不想要的空间。因此,不需要阻挡掩模并且轨道外心轴415的摆置仅防止摆置金属绕线于其中一条心轴轨道401上以及其中一条非心轴轨道403上,藉以节省两条轨道。
第5A图根据示例性具体实施例概述示例性轨道外非心轴金属绕线。如图所示,心轴轨道501和非心轴轨道503分别包含心轴金属绕线505和非心轴金属绕线507,以及轨道外非心轴金属绕线509定位在其中一条非心轴轨道503上并且延伸到介于其中一条非心轴轨道503与其中一条心轴轨道501之间的至少一中点上。如图所示,轨道外非心轴金属绕线509的宽度为各心轴金属绕线505和非心轴金属绕线507的宽度的两倍。
第5B至5D图根据示例性具体实施例概述形成第5A图所述的轨道外非心轴金属绕线的循序步骤。请参阅第5B图,轨道上心轴511于各侧上设有分隔物513。如图所示,其中一条轨道上心轴511的分隔物513毗邻于非心轴区519。如此,无需用以防止在非心轴区519与分隔物513之间蚀刻一部分的阻挡掩模。然而,区域517延伸超过非心轴区519。如此,在第5C图提供阻挡掩模521以形成非心轴区519。请参阅第5D图,心轴金属绕线505形成于先前被心轴511所覆盖的凹部中,非心轴绕线507形成于非心轴区515中,以及轨道外非心轴金属绕线509形成于非心轴区519中。如此,非心轴区519的宽度延伸容许使用单一阻挡掩模(例如,阻挡掩模521)。因此,轨道外非心轴绕线509的摆置与宽度仅防止一条心轴轨道(例如501)上以及两条非心轴轨道(例如503)上的摆置,藉以节省轨道。
本揭示的具体实施例可达成许多技术功效,包括轨道外金属结构防止在不超过三条轨道上的摆置,导致产生的设计的布局效率提升。本揭示在任何各类高度整合半导体装置中享有产业利用性,尤其是利用SADP技术的IC装置。
在前述说明中,本揭露引用其明确示例性具体实施例予以说明。然而,明显的是,可对其实施各种改进和变更而不脱离本揭露较广的精神与范畴,如权利要求书所提。因此,说明书与图式要视为描述性而非限制性。得以理解的是,如本文所述,本揭露可使用各种其它组合与具体实施例并且可在本发明概念的范畴内作任何变更或改进。

Claims (20)

1.一种方法,包含:
在基底上提供硬掩模;
在该硬掩模上提供多个第一心轴;
在各该第一心轴的各侧上提供第一分隔物;
提供与该等第一心轴分开并且介于两个该等第一分隔物之间的该基底的多个第一非心轴区,该第一心轴、第一非心轴区和第一分隔物各具有等于一距离的宽度;以及
提供宽度为该距离至少两倍并且藉由第二分隔物与该等第一非心轴区的其中一者分开的第二心轴及/或提供宽度为该距离至少两倍并且毗邻于该等第一分隔物或第三心轴的第三分隔物的至少其中一者以及与一个或多个阻挡掩模分开的第二非心轴区。
2.根据权利要求1所述的方法,其特征在于,设有该第二心轴,该方法更包含:
在该硬掩模上提供第四心轴;以及
提供介于该第二与第四心轴之间的一个或多个分隔物,该一个或多个分隔物覆盖该第二与第四心轴之间该硬掩模的整体上表面。
3.根据权利要求2所述的方法,更包含:
提供宽度至少等于该距离的该第四心轴,以及宽度为该距离两倍的该一个或多个分隔物。
4.根据权利要求3所述的方法,其特征在于,该一个或多个分隔物包含毗邻该第二心轴的第四分隔物以及毗邻该第四心轴的第五分隔物,各该第四与第五分隔物的宽度等于该距离。
5.根据权利要求1所述的方法,其特征在于,设有该第二非心轴区,该方法更包含:
在该第二非心轴区与该第一或第三分隔物的其中一者之间提供该等阻挡掩模的其中一者,该阻挡掩模防止蚀刻被该一个阻挡掩模所覆盖的该硬掩模的部份。
6.根据权利要求5所述的方法,更包含:
提供该第三心轴区,其宽度为至少该距离,以及具有宽度为该距离的该第三分隔物;以及
提供宽度为该距离至少三倍的该一个阻挡掩模。
7.根据权利要求1所述的方法,包含:
蚀刻该硬掩模,该等第一分隔物的每一个各自分隔物防止蚀刻被该各自分隔物所覆盖的一个或多个部份;
在蚀刻该硬掩模之后蚀刻该基底,该硬掩模防止蚀刻被该硬掩模所覆盖的部份;以及
在蚀刻该基底所形成的凹部中形成金属层。
8.根据权利要求7所述的方法,包含:
在蚀刻该硬掩模之前移除该等第一心轴,其中,心轴金属绕线是提供于先前被该等第一心轴的其中一者所覆盖的该硬掩模的一部分遭蚀刻所形成的凹部中,以及非金属绕线是形成于该等第一非心轴区域的其中一者中该硬掩模遭蚀刻所形成的凹部中。
9.一种装置,包含:
形成于基底上的集成电路(IC);
在该基底上水平延伸并且置于以一距离所分开的多个等间隔垂直位置的其中一者上的多条金属绕线;以及
置于该等垂直位置的其中一者上并且垂直延伸到介于该一个垂直位置与另一垂直位置之间至少一中点上的该等金属绕线中的一条金属绕线。
10.根据权利要求9所述的装置,更包含:
置于该等垂直位置的毗邻该一个垂直位置的第二垂直位置上的该等金属绕线中的第二金属绕线。
11.根据权利要求10所述的装置,更包含:
置于该等垂直位置于三个垂直位置内距离该一个垂直位置的第三垂直位置上的该等金属绕线中的第三金属绕线,该第二与第三垂直位置是于该一个垂直位置的对立侧上。
12.根据权利要求11所述的装置,更包含:
由自对准双图案化(SADP)技术的心轴金属或非心轴金属择一所形成的该等金属绕线,其中,由心轴金属所形成的金属绕线彼此分开至少一个垂直位置,以及藉由非心轴金属所形成的金属绕线彼此分开至少一个垂直位置。
13.根据权利要求12所述的装置,更包含:
当该一条金属绕线由非心轴金属所形成时,置于距离该一个垂直位置有三个垂直位置的垂直位置上,以及当该一条金属绕线由心轴金属所形成时,置于距离一个垂直位置有两个垂直位置的垂直位置上的该等金属绕线的该第三金属绕线。
14.根据权利要求9所述的装置,更包含:
该等金属绕线在该IC的M1或M2层内。
15.根据权利要求14所述的装置,更包含:
经由冗余介层、针脚接取、或金属转移区而连接至另一金属层的该金属绕线。
16.根据权利要求9所述的装置,其特征在于,该距离为与制造该IC的一个或多个掩模相关的关键距离的倍数。
17.一种方法,包含:
在基底上提供硬掩模;
在该硬掩模上提供多个第一心轴;
在各该第一心轴的各侧上提供第一分隔物;
提供与该等第一心轴分开并且介于两个该等第一分隔物之间的该基底的多个第一非心轴区,该等第一心轴、第一非心轴区和第一分隔物各具有等于一距离的宽度;
提供具有宽度为该距离至少两倍并且具有第二分隔物毗邻于该等第一非心轴区的其中一者的第二心轴及/或提供具有宽度为该距离至少两倍并且毗邻于该等第一分隔物或第三心轴的第三分隔物的至少其中一者以及与一个或多个阻挡掩模分开的第二非心轴区;
在提供该等第一分隔物之后移除该等第一心轴;
蚀刻该硬掩模,该等第一分隔物的每一个各自分隔物防止蚀刻被该各自分隔物所覆盖的一个或多个部份;
蚀刻该基底,在蚀刻该硬掩模后,该硬掩模防止蚀刻被该硬掩模覆盖的部份;以及
在蚀刻该基底所形成的凹部中形成金属层。
18.根据权利要求17所述的方法,其特征在于,设有该第二心轴,该方法更包含:
提供具有宽度为至少该距离的第四心轴;以及
在该第二与第四心轴之间提供一个或多个分隔物,该一个或多个分隔物覆盖该第二与第三心轴之间该硬掩模的整体上表面并且具有两倍于该距离的宽度。
19.根据权利要求18所述的方法,其特征在于,该一个或多个分隔物包含毗邻于该第二心轴的第四分隔物以及毗邻于该第四心轴的第五分隔物。
20.根据权利要求17所述的方法,其特征在于,设有该第二非心轴区,该方法更包含:
提供该第三分隔物以及具有宽度为至少该距离的该第三心轴;以及
提供介于该第二非心轴区与该一个第一分隔物或该第三分隔物择一之间的该等阻挡掩模的其中一者,该一个阻挡掩模具有三倍于该距离的宽度并且防止蚀刻该硬掩模被该一个阻挡掩模包覆的部分。
CN201410049176.6A 2013-02-13 2014-02-12 利用自对准双图案化技术于网格外布线结构的方法 Expired - Fee Related CN104064515B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/766,141 US8921225B2 (en) 2013-02-13 2013-02-13 Method for off-grid routing structures utilizing self aligned double patterning (SADP) technology
US13/766,141 2013-02-13

Publications (2)

Publication Number Publication Date
CN104064515A true CN104064515A (zh) 2014-09-24
CN104064515B CN104064515B (zh) 2017-04-12

Family

ID=51296945

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410049176.6A Expired - Fee Related CN104064515B (zh) 2013-02-13 2014-02-12 利用自对准双图案化技术于网格外布线结构的方法

Country Status (3)

Country Link
US (2) US8921225B2 (zh)
CN (1) CN104064515B (zh)
TW (1) TWI560756B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107665884A (zh) * 2016-07-28 2018-02-06 格罗方德半导体公司 集成电路成像时用以测量聚焦相依图型位移的结构及方法
CN108735661A (zh) * 2017-04-18 2018-11-02 格芯公司 预间隔物自对准切口形成

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9123776B2 (en) * 2013-12-04 2015-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned double spacer patterning process
US9519745B2 (en) * 2014-10-24 2016-12-13 Globalfoundries Inc. Method and apparatus for assisted metal routing
KR102170701B1 (ko) 2015-04-15 2020-10-27 삼성전자주식회사 반도체 장치 제조 방법
KR102338363B1 (ko) 2015-04-15 2021-12-09 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9911606B2 (en) * 2016-04-28 2018-03-06 Taiwan Semiconductor Manufacturing Co., Ltd. Mandrel spacer patterning in multi-pitch integrated circuit manufacturing
EP3312882B1 (en) * 2016-10-20 2021-09-15 IMEC vzw A method of patterning a target layer
US9659818B1 (en) 2016-10-28 2017-05-23 International Business Machines Corporation Forming self-aligned dual patterning mandrel and non-mandrel interconnects
US9934970B1 (en) 2017-01-11 2018-04-03 International Business Machines Corporation Self aligned pattern formation post spacer etchback in tight pitch configurations
US10566207B2 (en) 2017-12-27 2020-02-18 Samsung Electronics Co., Ltd. Semiconductor manufacturing methods for patterning line patterns to have reduced length variation
US10796064B2 (en) 2018-08-14 2020-10-06 International Business Machines Corporation Autonomous placement to satisfy self-aligned double patterning constraints
US10395941B1 (en) 2018-08-21 2019-08-27 Globalfoundries Inc. SADP method with mandrel undercut spacer portion for mandrel space dimension control
US10818494B2 (en) 2018-09-07 2020-10-27 Globalfoundries Inc. Metal on metal multiple patterning
US11417525B2 (en) 2018-10-08 2022-08-16 Globalfoundries U.S. Inc. Multiple patterning with mandrel cuts defined by block masks
US10651046B2 (en) 2018-10-08 2020-05-12 Globalfoundries Inc. Multiple patterning with late lithographically-defined mandrel cuts
US10784119B2 (en) 2018-10-08 2020-09-22 Globalfoundries Inc. Multiple patterning with lithographically-defined cuts
US11069564B2 (en) 2019-04-09 2021-07-20 International Business Machines Corporation Double metal patterning
EP3723127A1 (en) * 2019-04-10 2020-10-14 IMEC vzw A standard cell device and a method for forming an interconnect structure for a standard cell device
US11107727B2 (en) 2019-05-10 2021-08-31 International Business Machines Corporation Double metal double patterning with vias extending into dielectric
US11276639B2 (en) 2020-01-22 2022-03-15 International Business Machines Corporation Conductive lines with subtractive cuts
US11087062B1 (en) 2020-07-22 2021-08-10 International Business Machines Corporation Dynamic SADP region generation
US11715640B2 (en) 2020-09-30 2023-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning material including silicon-containing layer and method for semiconductor device fabrication

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100075503A1 (en) * 2008-09-19 2010-03-25 Applied Materials, Inc. Integral patterning of large features along with array using spacer mask patterning process flow
US20110059403A1 (en) * 2009-09-10 2011-03-10 Elpida Memory, Inc. Method of forming wiring pattern, method of forming semiconductor device, semiconductor device, and data processing system
US20120137261A1 (en) * 2010-11-29 2012-05-31 Synopsys, Inc. Method and apparatus for determining mask layouts for a spacer-is-dielectric self-aligned double-patterning process

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6930034B2 (en) * 2002-12-27 2005-08-16 International Business Machines Corporation Robust ultra-low k interconnect structures using bridge-then-metallization fabrication sequence
US6713835B1 (en) * 2003-05-22 2004-03-30 International Business Machines Corporation Method for manufacturing a multi-level interconnect structure
US7284231B2 (en) 2004-12-21 2007-10-16 Freescale Semiconductor, Inc. Layout modification using multilayer-based constraints
TWI264662B (en) 2005-02-03 2006-10-21 United Microelectronics Corp Method for realizing circuit layout
US7223650B2 (en) * 2005-10-12 2007-05-29 Intel Corporation Self-aligned gate isolation
US8549458B2 (en) 2009-11-09 2013-10-01 Cadence Design Systems, Inc. Method, system, and program product for routing an integrated circuit to be manufactured by sidewall-image transfer
US20120180014A1 (en) 2011-01-06 2012-07-12 Springsoft, Inc. Method of context-sensitive, trans-reflexive incremental design rule checking and its applications
TWI447851B (zh) * 2011-01-19 2014-08-01 Macronix Int Co Ltd 多層連線結構及製造方法
US8735296B2 (en) * 2012-07-18 2014-05-27 International Business Machines Corporation Method of simultaneously forming multiple structures having different critical dimensions using sidewall transfer
US8716133B2 (en) * 2012-08-23 2014-05-06 International Business Machines Corporation Three photomask sidewall image transfer method
US8889561B2 (en) * 2012-12-10 2014-11-18 Globalfoundries Inc. Double sidewall image transfer process

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100075503A1 (en) * 2008-09-19 2010-03-25 Applied Materials, Inc. Integral patterning of large features along with array using spacer mask patterning process flow
US20110059403A1 (en) * 2009-09-10 2011-03-10 Elpida Memory, Inc. Method of forming wiring pattern, method of forming semiconductor device, semiconductor device, and data processing system
US20120137261A1 (en) * 2010-11-29 2012-05-31 Synopsys, Inc. Method and apparatus for determining mask layouts for a spacer-is-dielectric self-aligned double-patterning process

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107665884A (zh) * 2016-07-28 2018-02-06 格罗方德半导体公司 集成电路成像时用以测量聚焦相依图型位移的结构及方法
CN107665884B (zh) * 2016-07-28 2020-05-08 格罗方德半导体公司 集成电路成像时用以测量聚焦相依图型位移的结构及方法
CN108735661A (zh) * 2017-04-18 2018-11-02 格芯公司 预间隔物自对准切口形成
CN108735661B (zh) * 2017-04-18 2023-05-05 格芯(美国)集成电路科技有限公司 预间隔物自对准切口形成

Also Published As

Publication number Publication date
US20140225270A1 (en) 2014-08-14
US8921225B2 (en) 2014-12-30
TW201432798A (zh) 2014-08-16
US20150028489A1 (en) 2015-01-29
TWI560756B (en) 2016-12-01
CN104064515B (zh) 2017-04-12
US9147653B2 (en) 2015-09-29

Similar Documents

Publication Publication Date Title
CN104064515A (zh) 利用自对准双图案化技术于网格外布线结构的方法
CN104979279B (zh) 二维自对准的晶体管接触
US7030459B2 (en) Three-dimensional memory structure and manufacturing method thereof
JP5522622B2 (ja) 半導体記憶装置及びその製造方法
CN102148197B (zh) 半导体器件的制造方法
JPH01152660A (ja) 半導体記憶装置の製造方法
CN109643715A (zh) 三维半导体装置以及其制造方法
CN106920796A (zh) 一种3d nand存储器件及其制造方法
CN103247577A (zh) 包括精细图案的半导体器件的制造方法
CN106876319A (zh) 存储元件的制造方法
CN113097215B (zh) 三维存储器结构及其制备方法
TWI697105B (zh) 一種三維有接面半導體記憶體元件及其製造方法
CN109698274A (zh) 电容的制作方法
CN107895721A (zh) 存储器及其形成方法
JP2012074684A (ja) 半導体装置およびその製造方法
JP2010045302A (ja) 半導体装置の製造方法、及び半導体装置
US8856715B1 (en) Capacitor designs for integrated circuits utilizing self-aligned double patterning (SADP)
US9219071B1 (en) Semiconductor device
CN2935475Y (zh) 具有备用元件的半导体晶片
CN101304009B (zh) 半导体器件及其制造方法
CN103021816B (zh) 多晶硅电阻器结构及其制造方法、多晶硅电阻器
CN103904136B (zh) 变容器
US11844207B2 (en) Semiconductor device including buried contact and method for manufacturing the same
CN102938366B (zh) 多晶硅电阻器结构及其制造方法、多晶硅电阻器
CN104681559B (zh) 半导体结构及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20170412

Termination date: 20200212