CN104037132B - 一种封装方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 41
- 239000013078 crystal Substances 0.000 claims description 77
- 239000000758 substrate Substances 0.000 claims description 27
- 238000012856 packing Methods 0.000 claims description 17
- 230000000875 corresponding effect Effects 0.000 claims description 7
- 230000001681 protective effect Effects 0.000 claims description 4
- 230000002596 correlated effect Effects 0.000 claims description 3
- 238000004026 adhesive bonding Methods 0.000 claims 1
- 238000005516 engineering process Methods 0.000 abstract description 4
- 238000004806 packaging method and process Methods 0.000 description 9
- 238000012536 packaging technology Methods 0.000 description 8
- 238000005538 encapsulation Methods 0.000 description 6
- 239000004033 plastic Substances 0.000 description 6
- 238000005520 cutting process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000000047 product Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 241000196324 Embryophyta Species 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 229910001651 emery Inorganic materials 0.000 description 2
- 239000003292 glue Substances 0.000 description 2
- 238000011900 installation process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012858 packaging process Methods 0.000 description 2
- 241000218202 Coptis Species 0.000 description 1
- 235000002991 Coptis groenlandica Nutrition 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 238000005253 cladding Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000013467 fragmentation Methods 0.000 description 1
- 238000006062 fragmentation reaction Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 239000005022 packaging material Substances 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 238000007670 refining Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Power Engineering (AREA)
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Abstract
本发明公开了一种封装方法，采用两道研磨工序，并在第一道研磨工序后晶圆具有较厚的厚度，从而在划片时，以及在上片前的工序中具有更高的机械强度，不容易在这些工序中发生背崩。在第二道研磨工序中可以细磨，达到单颗晶粒的最终厚度，该最终厚度不在受划片等工序的影响，因而相对与现有的封装工艺可以做到更薄，满足当前轻薄化的技术方向。
Description
技术领域
本发明涉及一种封装方法。
背景技术
从80年代中后期开始，电子产品外观上朝着轻、薄、小型化方向发展，促使半导体器件及单个封装体厚度也向小型化、薄型化方向发展。这就要求形成封装体的各个部分，如基板、晶粒等的厚度不断地减薄。但是对于晶粒而言，当其厚度薄到一定程度后，会大大提高对整个封装工艺的难度，降低封装良品率。
如传统的DRAM（Dynamic Random Access Memory，即动态随机存取存储器）芯片封装工艺的主要流程为：研磨，划片，上片，焊线，塑封，切割。由于对超薄的芯片及这种传统的工艺流程来说，晶圆通常要研磨到150 μm以下，甚至是100μm，晶圆质地为硅，质硬且脆，研磨太薄会增大后续工序的工艺难度。表现在一方面会增大晶圆破裂的风险；另一方面将晶圆切割成单晶粒或者说划片工艺也可能会造成晶粒背崩，并在切割成单晶粒后，上片工序中，首先顶针要将单颗晶粒顶起来，吸嘴才可以抓取晶粒并粘附于基板上，若晶粒太薄，顶针很容易将晶粒顶碎，使封装工艺难以进行下去。
按照这种传统的封装工艺流程，难以制造超薄的晶粒厚度，成为继续减薄DRAM封装芯片厚度的封装技术瓶颈。
发明内容
为突破晶粒继续减薄的技术瓶颈，本申请提出一种新的封装方法，借以产生更加轻薄的封装结构。
本发明采用以下技术方案：
一种封装方法，包括以下步骤：
1）提供一晶圆，该晶圆具有上表面和与该上表面相对的下表面；
2）在上表面贴附一层保护膜，然后进行下表面的减薄，留出加工余量；其中加工余量为单颗晶粒最终厚度的0.7~5倍；
3）去除保护膜，并在下表面贴附保护膜，以上表面为进刀面进行划片，形成具有正面和反面的单颗晶粒，其中正面与上表面相应，反面与下表面相应；
4）提供一基板，以选定的单颗晶粒的正面为贴装面将该单颗晶粒贴装在基板预定位置处，形成总成；
5）定位总成，研磨单颗晶粒的反面，至去除加工余量。
上述封装方法，加工余量的厚度与单颗晶粒的最终厚度负相关。
具体地，在单颗晶粒的最终厚度小于等于100μm时，加工余量的厚度不小于单颗晶粒最终厚度的0.8倍，并在单颗晶粒的最终厚度小于等于50μm时，加工余量的厚度不小于单颗晶粒最终厚度的2.5倍。
具体地，步骤2）减薄后的晶圆厚度不小于180μm且不大于220μm。
优选地，在步骤2）进行减薄时采用粗磨，而在步骤5）进行研磨时进行精磨。
优选地，在步骤5）中定位总成前，若单颗晶粒的正面部分暴露出来，需要在对暴露出的部分进行保护后再进行总成的定位。
具体地，对单颗晶粒的正面进行保护的方法是在暴露出的正面部分上贴保护膜，并在步骤5）结束后去除该保护膜。
优选地，所述基板为中间开窗结构，从而，单颗晶粒贴装时贴装在基板的反面，并在相应于基板的开窗处的单颗晶粒上设有引线焊盘，以通过所述开窗与基板的正面进行引线键合。
具体地，单颗晶粒与基板的贴装为通过上片胶的粘合。
依据本发明，采用两道研磨工序，并在第一道研磨工序后晶圆具有较厚的厚度，从而在划片时，以及在上片前的工序中具有更高的机械强度，不容易在这些工序中发生背崩。在第二道研磨工序中可以细磨，达到单颗晶粒的最终厚度，该最终厚度不在受划片等工序的影响，因而相对与现有的封装工艺可以做到更薄，满足当前轻薄化的技术方向。
附图说明
图1为习知的一种DRAM封装结构示意图。
图2a为习知的一种DRAM封装工艺流程示意图。
图2b为依据本发明的封装方法流程示意图。
图3为依据本发明关键封装工序的原理图。
具体实施方式
下面以DRAM封装为例进行说明，显而易见的是，本发明所述及的封装方法不限于DRAM的封装，可用于研磨、划片、上片后，单颗晶粒被研磨面，如反面暴露出来，仍然能够被研磨的封装对象。
一般而言，习知的DRAM单芯片封装结构如图1所示的封装结构，其包括一基板1，其为中心开窗结构，开窗结构用于晶粒2的正面（又称有源面）与基板1的上表面11进行引线键合，可减薄整体厚度，且引线9的长度相对较短。
具体如图1所示，该基板1具有上表面11和下表面12，其邻近开窗结构的上表面具有引脚4，或者说在开窗结构的周围设有引脚4，用于键合。
基板1的上表面11上两边还均匀分布引出端，一般为焊盘（Pad） 6。
图1中还包括一晶粒2，该晶粒2具有正面21（图中为晶粒2的上表面）和背22（与正面相对），晶粒2正面21中心设有引出端3。
另包括引线9将基板上表面引脚4和晶粒挣面上的引出端3进行信号互联，其中引线主要使用金线，也可以采用其他不容易被氧化的良导体，整体称之为键合线，于此结构中，键合线的选择不受约束。
该结构还包括下塑料封装体8以保护晶粒2，上塑料封装体5以保护引线9不受外界干扰。
另外在焊盘6上进行植球，形成锡球7，用于基板引出，形成该封装结构与外界信号传输的通道。
该习知的封装体结构的封装工艺流程如图2a 所示：
提供一晶片。
晶圆研磨：研磨晶圆上表面至晶圆达到产品所要求的厚度。
然后晶圆划片：将研磨好的晶圆切割分成单颗晶粒。
上片：从晶圆上抓取单颗晶粒，翻转，使该单颗晶粒的正面21朝下贴附于基板1的下表面12的设定位置上。
焊线：用引丝9将晶粒引出端3和基板上的引脚4进行信号互联，或者说进行键合。
然后进行塑封：用环氧树脂等塑封料将封装体的晶粒2和引丝9进行包封，以保护该封装结构不受外界干扰。
植球：将锡球7固定于基板引出端，即焊盘6上，形成该封装体与外界信号互联的通道。
切单：将基板上封装好的芯片一颗颗分离，形成DRAM单颗封装成品。
为得到一种超薄的DRAM封装体结构，并克服晶粒2磨薄时或者后续工序造成的破损、背崩等造成的破损等良率下降等缺点，本发明对上诉习知的DRAM芯片封装工艺流程做了一定的改进与调整，如图2b所示：
1）提供一晶圆，该晶圆具有上表面和与该上表面相对的下表面。
2）在上表面贴附一层保护膜，然后进行下表面的减薄，称为晶圆粗研磨，简称粗磨：研磨晶圆背面至安全厚度，该厚度下无破片风险，安全厚度等于留出了加工余量，可称之为精磨加工余量，在此处理论上应称精磨加工余量，并在此处简称为加工余量，本领域的技术人员对此有应清楚的理解。
其中，加工余量为单颗晶粒最终厚度的0.7~5倍。最终厚度又称目标厚度，下文类同。
3）去除保护膜，进而在晶圆的下表面贴附保护膜，以上表面为进刀面对晶圆划片，注意，进刀面在此处指从该面向另一面进行划片，从而将上述粗研磨后的晶圆切割分成单颗晶粒。为区分上下表面，在此处，与晶圆上表面相应的面称为单颗晶粒的正面，反之，相应于下表面，称为单颗晶粒的背面，因而，相对而言，背面也就承接了加工余量，从而，从承接关系上，下面的精磨就是对单颗晶粒背面的精磨，或者说对单颗晶粒上加工余量的去除。
4）然后就是上片：从晶圆上抓取单颗晶粒，翻转，使其上表面朝下贴附于基板1的下表面12的设定位置上，此时晶粒2厚度比要求的要厚，但是本工艺条件下无晶粒破碎的风险。上片之后形成一个总成。
5）然后就是精磨，即晶粒背面细磨：将上好片的基板上表面11固定，细磨轮10磨晶粒下表面22，使晶粒2的厚度达到要求的超薄状态，其原理图如图3所示。
6）引线键合。
7）包覆。
由于采用了两道研磨工序，及步骤2）和步骤5），一道粗磨，用以节省工时，一道精磨，用以满足所要求的表面质量，整体效率降低较小。但降低了背崩等破碎的风险，从而可以获得更薄的单颗晶粒。
相对而言，加工余量的厚度与单颗晶粒的最终厚度负相关（negativecorrelation），即单颗晶粒的最终厚度薄，则加工余量就大，单颗晶粒的最终厚度相对较厚，则但加工余量就可以相对较小，粗磨的加工效率较高，从而可以提高整体的效率。
整体而言，需要考虑在划片时的整体厚度所满足的强度条件，因而，更重要的影响因素是整体的强度条件。经过长期的实验发现，在单颗晶粒的最终厚度小于等于100μm时，加工余量的厚度不小于单颗晶粒最终厚度的0.8倍，并在单颗晶粒的最终厚度小于等于50μm时，加工余量的厚度不小于单颗晶粒最终厚度的2.5倍，在此条件下，具有良率的较好保证。
整体而言，最好的选择是步骤2）减薄后的晶圆厚度不小于180μm且不大于220μm。整体而言的总体厚度，用以在整套工艺设计时的安全厚度，利用后续的整体设计。
另外，关于精磨和粗磨，是一对相对的概念，其中的精磨，可参照现有的研磨工序，与其相同即可，粗磨相对而言相对较粗，通常所使用砂轮的粒度比精磨的砂轮粒度大一到两个级别。
优选地，用于粗磨的砂轮粗磨的颗粒度为300目，用于精磨的细磨的颗粒度为1000目。
另外，需要注意，在有些封装工序中，贴装后，单颗晶粒的有源面部分的暴露出来，因此，在精磨中最好对暴露出来的部分有源面进行保护。
所使用的保护措施一般采用贴保护膜的方式进行保护，实现起来相对简单，在精磨后，清除掉保护膜即可。
根据封装方法的不同、封装对象的不同，随后进行焊线、塑封、植球、切单等一系列工序，如采用倒装工艺，就不在需要引线键合，上片后的工序与现有技术没有区别，进行工序匹配即可。
如单颗晶粒与基板的贴装，可以通过上片胶进行粘合，然后就需要匹配相应的引线键合。而在一些封装工艺中，利用倒装工艺进行上片，就没有引线键合工序。
如上所述，本发明的DRAM单芯片封装工艺流程得到超薄的晶粒，超薄的封装体结构，又保证工艺过程中的产品良率，大大提高封装厂的生产成品率。
Claims (9)
1.一种封装方法，其特征在于，包括以下步骤：
1）提供一晶圆，该晶圆具有上表面和与该上表面相对的下表面；
2）在上表面贴附一层保护膜，然后进行下表面的减薄，留出加工余量；其中加工余量为单颗晶粒最终厚度的0.7~5倍；
3）去除保护膜，并在下表面贴附保护膜，以上表面为进刀面进行划片，形成具有正面和反面的单颗晶粒，其中正面与上表面相应，反面与下表面相应；
4）提供一基板，以选定的单颗晶粒的正面为贴装面将该单颗晶粒贴装在基板预定位置处，形成总成；
5）定位总成，研磨单颗晶粒的反面，至去除加工余量。
2.根据权利要求1所述的封装方法，其特征在于，加工余量的厚度与单颗晶粒的最终厚度负相关。
3.根据权利要求2所述的封装方法，其特征在于，在单颗晶粒的最终厚度小于等于100μm时，加工余量的厚度不小于单颗晶粒最终厚度的0.8倍，并在单颗晶粒的最终厚度小于等于50μm时，加工余量的厚度不小于单颗晶粒最终厚度的2.5倍。
4.根据权利要求3所述的封装方法，其特征在于，步骤2）减薄后的晶圆厚度不小于180μm且不大于220μm。
5.根据权利要求1至4任一所述的封装方法，其特征在于，在步骤2）进行减薄时采用粗磨，而在步骤5）进行研磨时进行精磨。
6.根据权利要求1至4任一所述的封装方法，其特征在于，在步骤5）中定位总成前，若单颗晶粒的正面部分暴露出来，需要在对暴露出的部分进行保护后再进行总成的定位。
7.根据权利要求6所述的封装方法，其特征在于，对单颗晶粒的正面进行保护的方法是在暴露出的正面部分上贴保护膜，并在步骤5）结束后去除该保护膜。
8.根据权利要求1至4任一所述的封装方法，其特征在于，所述基板为中间开窗结构，从而，单颗晶粒贴装时贴装在基板的反面，并在相应于基板的开窗处的单颗晶粒上设有引线焊盘，以通过所述开窗与基板的正面进行引线键合。
9.根据权利要求8所述的封装方法，其特征在于，单颗晶粒与基板的贴装为通过上片胶的粘合。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410287694.1A CN104037132B (zh) | 2014-06-25 | 2014-06-25 | 一种封装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410287694.1A CN104037132B (zh) | 2014-06-25 | 2014-06-25 | 一种封装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104037132A CN104037132A (zh) | 2014-09-10 |
| CN104037132B true CN104037132B (zh) | 2017-02-15 |
Family
ID=51467852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410287694.1A Active CN104037132B (zh) | 2014-06-25 | 2014-06-25 | 一种封装方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104037132B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN112117204B (zh) * | 2020-09-10 | 2022-10-14 | 安徽龙芯微科技有限公司 | 一种封装结构的制作方法 |
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-
2014
- 2014-06-25 CN CN201410287694.1A patent/CN104037132B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| CN104037132A (zh) | 2014-09-10 |
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| Date | Code | Title | Description |
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
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| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20190307 Address after: 518000 Hongfa Science and Technology Industrial Park, Tangtou Community, Shiyan Street, Baoan District, Shenzhen City, Guangdong Province Patentee after: Shenzhen Jingkai Electronics Technology Co., Ltd. Address before: 233010 Pioneering Building 316, Huineng Small and Micro Enterprises Pioneering Center, 1750 Shengli West Road, Yuhui District, Bengbu City, Anhui Province Patentee before: Bengbu Dingrong Science and Technology Information Consulting Co., Ltd. |