CN110335825A - 一种晶圆级芯片封装方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 38
- 238000005538 encapsulation Methods 0.000 title claims abstract description 27
- 229910000679 solder Inorganic materials 0.000 claims abstract description 65
- 239000011241 protective layer Substances 0.000 claims abstract description 14
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 6
- 239000000463 material Substances 0.000 claims description 16
- 229910052751 metal Inorganic materials 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 12
- 239000010410 layer Substances 0.000 claims description 7
- 229910001092 metal group alloy Inorganic materials 0.000 claims description 7
- 230000005856 abnormality Effects 0.000 abstract description 7
- 239000013078 crystal Substances 0.000 abstract description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 10
- 229910052802 copper Inorganic materials 0.000 description 10
- 239000010949 copper Substances 0.000 description 10
- 238000005516 engineering process Methods 0.000 description 6
- 229910000838 Al alloy Inorganic materials 0.000 description 5
- 239000004411 aluminium Substances 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 238000011161 development Methods 0.000 description 5
- 239000004642 Polyimide Substances 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 238000000608 laser ablation Methods 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 229920000642 polymer Polymers 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
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Abstract
本发明涉及一种晶圆级芯片封装方法，所述方法包括：提供晶圆，所述晶圆一侧的表面包括芯片分布区和环绕所述芯片分布区的边缘区；在所述芯片分布区和所述边缘区分别形成多个焊垫；在所述晶圆有焊垫一侧的表面以及所述焊垫的表面形成保护层，所述保护层内形成有暴露所述焊垫的开口；在所述开口内形成焊点，所述焊点与所述焊垫电连接；对所述晶圆无焊点一侧的表面进行研磨减薄，以对减薄后的所述晶圆进行切割。实施本发明的一种晶圆级芯片封装方法，可以减小研磨工艺处理后晶圆中心与边缘的厚度差，从而降低划片过程中切割刀片破损的异常发生率。
Description
技术领域
本发明涉及芯片封测领域，特别涉及一种晶圆级芯片封装方法。
背景技术
智能电子设备的普及推动着晶圆级芯片封装技术的快速发展。目前，晶圆级芯片封装技术已广泛应用于闪速存储器、EEPROM、高速DRAM、SRAM、LCD驱动器、射频器件、逻辑器件、电源/电池管理器件和模拟器件(稳压器、温度传感器、控制器、运算放大器、功率放大器)等智能芯片封装领域。随着芯片封装技术的发展，越来越多的厂商选择先植球后研磨工艺，以应对研磨后翘曲对植球工序的影响。
对于常规的晶圆级芯片封装，在植球时，一般只在晶圆的芯片分布区域进行焊点布局，而在晶圆的修边边缘区域留有空白。但在对晶圆无焊点一侧的表面进行研磨减薄时，由于焊点对晶圆具有支撑作用，因此没有焊点支撑的修边边缘区域会比有焊点的芯片分布区域偏厚，并且对于焊点较高的晶圆而言，这种厚度差更加明显，而这种厚度差在后续划片过程中，易增加切割刀片破损的异常发生率。
发明内容
针对现有技术的上述问题，本发明的目的在于提供一种晶圆级芯片封装方法，通过合理的焊点布局，以减小研磨工艺处理后晶圆中心与边缘的厚度差，从而降低划片过程中切割刀片破损的异常发生率。
本发明提供一种晶圆级芯片封装方法，所述方法包括：提供晶圆，所述晶圆一侧的表面包括芯片分布区和环绕所述芯片分布区的边缘区；在所述芯片分布区和所述边缘区分别形成多个焊垫；在所述晶圆有焊垫一侧的表面以及所述焊垫的表面形成保护层，所述保护层内形成有暴露所述焊垫的开口；在所述开口内形成焊点，所述焊点与所述焊垫电连接；对所述晶圆无焊点一侧的表面进行研磨减薄，以对减薄后的所述晶圆进行切割。
进一步地，所述芯片分布区和所述边缘区的边界至所述晶圆的边缘的距离为2.5-3mm。
进一步地，多个所述焊垫均匀分布于所述边缘区。
进一步地，所述边缘区的焊垫的排布与所述芯片分布区的焊垫的排布一致。
进一步地，在所述芯片分布区和所述边缘区分别形成多个焊垫之前，所述方法还包括：在所述晶圆的边缘区形成金属种子层。
进一步地，所述焊点的顶端为弧面或平面。
进一步地，所述焊点的截面形状至少包括如下之一：圆形、椭圆形和多边形。
进一步地，所述焊点的厚度为11-95μm。
进一步地，所述焊垫的厚度为0.1-0.5μm。
进一步地，所述焊垫及焊点的材质为具有导电性能的金属或金属合金。
由于上述技术方案，本发明具有如下有益效果：
通过在所述晶圆的所述边缘区设计无功能的焊垫和焊点，减小了研磨后晶圆的芯片分布区和边缘区的厚度差，从而降低了划片过程中因晶圆厚度差导致的切割刀片破损的异常发生率。
附图说明
为了更清楚地说明本发明的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它附图。
图1是本发明实施例一提供的一种晶圆级芯片封装方法中晶圆表面的结构示意图；
图2是本发明实施例一和实施例二提供的一种晶圆级芯片封装方法中晶圆剖面的结构示意图；
图3是本发明实施例二提供的一种晶圆级芯片封装方法中晶圆表面的结构示意图。
附图中：
1-晶圆 11-芯片分布区 12-边缘区
13-焊点
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含。
实施例一
本发明实施例一提供了一种晶圆级芯片封装方法，所述方法包括：
步骤S1：提供晶圆1，如图1所示，所述晶圆1一侧的表面包括芯片分布区11和环绕所述芯片分布区11的边缘区12；
在本发明实施例中，所述晶圆1的材质通常为半导体材质，例如硅、锗硅等。所述晶圆1的芯片分布区11内通常形成有多个芯片(未示出)，相邻的芯片之间通常具有切割道，所述切割道可以用于将所述晶圆1切割为多个分离的芯片。所述芯片分布区11和所述边缘区12的边界至所述晶圆1的边缘的距离为2.5-3mm。
步骤S2：在所述芯片分布区11和所述边缘区12分别形成多个焊垫，所述边缘区12的焊垫的排布与所述芯片分布区11的焊垫的排布一致；
在本发明实施例中，所述芯片分布区11的焊垫用于所述晶圆1内的芯片与外部电连接，所述边缘区12的焊垫用于在其表面形成焊点13，以对所述边缘区12形成支撑。为了在所述边缘区12形成均衡的支撑力，所述边缘区12的焊垫的排布与所述芯片分布区11的焊垫的排布一致，即所述边缘区12的焊垫的排布方式与排布密度等与所述芯片分布区11的一致。
所述焊垫的材质为具有导电性能的金属或金属合金，例如，可以为铝、铜或含有铜、铝的合金等。所述焊垫的厚度为0.1-0.5μm。
步骤S3：在所述晶圆1有焊垫一侧的表面以及所述焊垫的表面形成保护层，所述保护层内与所述焊垫对应的位置处形成有开口；
在本发明实施例中，所述保护层用于保护下方的芯片以及部分所述焊垫。作为一个实施例，所述保护层的材质为高分子聚合物，例如聚酰亚胺。所述开口用于所述焊垫与后续的焊点13电连接。所述开口可以通过曝光显影、激光刻蚀或湿法腐蚀等方式形成。
步骤S4：在所述开口内形成焊点13，如图2所示，所述焊点13与所述焊垫电连接；
在本发明实施例中，所述边缘区12的焊点13用于在研磨时支撑所述边缘区12，所述边缘区12的焊点13的位置与所述边缘区12的焊垫的位置一一对应，即所述边缘区12的焊点13的排布与所述芯片分布区11的焊点的排布一致。
所述焊点的材质为具有导电性能的金属或金属合金，例如，可以为铝、铜或含有铜、铝的合金等。所述焊点可以通过电化学工艺或印刷工艺形成，所述焊点的厚度为11-95μm，所述焊点的形状取决于所述开口的形状，所述焊点13的截面形状至少可以包括如下之一：圆形、椭圆形和多边形，所述焊点13的顶端可以为弧面或平面。
步骤S5：对所述晶圆1无焊点一侧的表面进行研磨减薄，以对减薄后的所述晶圆1进行切割。
通过以上步骤，由于所述边缘区12的所述焊点13的支撑作用，所述晶圆在研磨减薄后，所述晶圆的芯片分布区11和边缘区12的厚度差较小，从而降低了划片过程中因晶圆厚度差导致的切割刀片破损的异常发生率。
实施例二
本发明实施例二还提供了一种晶圆级芯片封装方法，所述方法包括：
步骤S1：提供晶圆1，如图3所示，所述晶圆1一侧的表面包括芯片分布区11和环绕所述芯片分布区的边缘区12；
在本发明实施例中，所述晶圆1的材质通常为半导体材质，例如硅、锗硅等。所述晶圆1的芯片分布区11内通常形成有多个芯片(未示出)，相邻的芯片之间通常具有切割道，所述切割道可以用于将所述晶圆1切割为多个分离的芯片。所述芯片分布区11和所述边缘区12的边界至所述晶圆1的边缘的距离为2.5-3mm。
步骤S2：在所述芯片分布区11和所述边缘区12分别形成多个焊垫，多个所述焊垫均匀分布于所述边缘区12；
在本发明实施例中，所述芯片分布区11的焊垫用于所述晶圆1内的芯片与外部电连接，所述边缘区12的焊垫用于在其表面形成焊点13，以对所述边缘区12形成支撑。为了在所述边缘区12形成均衡的支撑力，多个所述焊垫均匀分布于所述边缘区12，例如，所述边缘区12共包括八个焊垫，所述八个焊垫等间距的分布于所述边缘区12，即两个相邻的所述焊垫与所述晶圆圆心的连线之间的夹角为45度。
在另一些实施例中，所述边缘区的焊垫的尺寸与所述边缘区的焊垫的个数成反比，即所述边缘区的焊垫的个数越少，所述边缘区的焊垫的尺寸设置得越大，从而为设置较大尺寸的焊点提供可能，以增加对所述边缘区的支撑力。
所述焊垫的材质为具有导电性能的金属或金属合金，例如，可以为铝、铜或含有铜、铝的合金等。所述焊垫的厚度为0.1-0.5μm。
步骤S3：在所述晶圆1有焊垫一侧的表面以及所述焊垫的表面形成保护层，所述保护层内与所述焊垫对应的位置处形成有开口；
在本发明实施例中，所述保护层用于保护下方的芯片以及部分所述焊垫。作为一个实施例，所述保护层的材质为高分子聚合物，例如聚酰亚胺。所述开口用于所述焊垫与后续的焊点13电连接。所述开口可以通过曝光显影、激光刻蚀或湿法腐蚀等方式形成。
步骤S4：在所述开口内形成焊点13，如图2所示，所述焊点13与所述焊垫电连接；
在本发明实施例中，所述边缘区12的焊点13用于在研磨时支撑所述边缘区12，所述边缘区12的焊点13的位置与所述边缘区12的焊垫的位置一一对应。
所述焊点的材质为具有导电性能的金属或金属合金，例如，可以为铝、铜或含有铜、铝的合金等。所述焊点可以通过电化学工艺或印刷工艺形成，所述焊点13的厚度为11-95μm，所述焊点13的形状取决于所述开口的形状，所述焊点13的截面形状至少可以包括如下之一：圆形、椭圆形和多边形，所述焊点13的顶端可以为弧面或平面。
步骤S5：对所述晶圆1无焊点一侧的表面进行研磨减薄，以对减薄后的所述晶圆1进行切割。
通过以上步骤，由于所述边缘区12的所述焊点13的支撑作用，所述晶圆在研磨减薄后，所述晶圆的芯片分布区11和边缘区12的厚度差较小，从而降低了划片过程中因晶圆厚度差导致的切割刀片破损的异常发生率。
实施例三
本发明实施例三还提供了一种晶圆级芯片封装方法，所述方法包括：
步骤S1：提供晶圆，所述晶圆一侧的表面包括芯片分布区和环绕所述芯片分布区的边缘区；
在本发明实施例中，所述晶圆的材质通常为半导体材质，例如硅、锗硅等。所述晶圆的芯片分布区内通常形成有多个芯片(未示出)，相邻的芯片之间通常具有切割道，所述切割道可以用于将所述晶圆切割为多个分离的芯片。所述芯片分布区和所述边缘区的边界至所述晶圆的边缘的距离为2.5-3mm。
步骤S2：在所述边缘区形成金属种子层；
在本发明实施例中，为了增加后续焊垫与所述边缘区的结合牢度，可以在所述边缘区表面形成一层或多层金属种子层，所述金属种子层的厚度小于等于1μm，以减少后续工艺中所述芯片分布区的焊点和所述边缘区的焊点的高度差。
步骤S3：在所述芯片分布区和所述边缘区分别形成多个焊垫；
在本发明实施例中，所述芯片分布区的焊垫用于所述晶圆内的芯片与外部电连接，所述边缘区的焊垫用于在其表面形成焊点，以对所述边缘区形成支撑。所述边缘区的焊垫形成在所述金属种子层表面，为了在所述边缘区形成均衡的支撑力，所述边缘区的焊垫的排布与所述芯片分布区的焊垫的排布一致，即所述边缘区的焊垫的排布方式与排布密度等与所述芯片分布区的一致。
步骤S4：在所述晶圆有焊垫一侧的表面以及所述焊垫的表面形成保护层，所述保护层内与所述焊垫对应的位置处形成有开口；
在本发明实施例中，所述保护层用于保护下方的芯片以及部分所述焊垫。作为一个实施例，所述保护层的材质为高分子聚合物，例如聚酰亚胺。所述开口用于所述焊垫与后续的焊点电连接。所述开口可以通过曝光显影、激光刻蚀或湿法腐蚀等方式形成。
步骤S5：在所述开口内形成焊点，所述焊点与所述焊垫电连接；
在本发明实施例中，所述边缘区的焊点用于在研磨时支撑所述边缘区，所述边缘区的焊点的位置与所述边缘区的焊垫的位置一一对应，即所述边缘区的焊点的排布与所述芯片分布区的焊点的排布一致。
所述焊点的材质为具有导电性能的金属或金属合金，例如，可以为铝、铜或含有铜、铝的合金等。所述焊点可以通过电化学工艺或印刷工艺形成，所述焊点的厚度为11-95μm，所述焊点的形状取决于所述开口的形状，所述焊点的截面形状至少可以包括如下之一：圆形、椭圆形和多边形，所述焊点的顶端可以为弧面或平面。
步骤S6：对所述晶圆无焊点一侧的表面进行研磨减薄，以对减薄后的所述晶圆进行切割。
通过以上步骤，由于所述边缘区的所述焊点的支撑作用，所述晶圆在研磨减薄后，所述晶圆的芯片分布区和边缘区的厚度差较小，从而降低了划片过程中因晶圆厚度差导致的切割刀片破损的异常发生率。
以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种晶圆级芯片封装方法，其特征在于，所述方法包括：
提供晶圆(1)，所述晶圆(1)一侧的表面包括芯片分布区(11)和环绕所述芯片分布区(11)的边缘区(12)；
在所述芯片分布区(11)和所述边缘区(12)分别形成多个焊垫；
在所述晶圆(1)有焊垫一侧的表面以及所述焊垫的表面形成保护层，所述保护层内形成有暴露所述焊垫的开口；
在所述开口内形成焊点(13)，所述焊点(13)与所述焊垫电连接；
对所述晶圆(1)无焊点一侧的表面进行研磨减薄，以对减薄后的所述晶圆(1)进行切割。
2.根据权利要求1所述的一种晶圆级芯片封装方法，其特征在于，所述芯片分布区(11)和所述边缘区(12)的边界至所述晶圆(1)的边缘的距离为2.5-3mm。
3.根据权利要求1所述的一种晶圆级芯片封装方法，其特征在于，多个所述焊垫均匀分布于所述边缘区(12)。
4.根据权利要求1所述的一种晶圆级芯片封装方法，其特征在于，所述边缘区(12)的焊垫的排布与所述芯片分布区(11)的焊垫的排布一致。
5.根据权利要求1所述的一种晶圆级芯片封装方法，其特征在于，在所述芯片分布区(11)和所述边缘区(12)分别形成多个焊垫之前，所述方法还包括：
在所述晶圆(1)的边缘区(12)形成金属种子层。
6.根据权利要求1所述的一种晶圆级芯片封装方法，其特征在于，所述焊点(13)的顶端为弧面或平面。
7.根据权利要求1所述的一种晶圆级芯片封装方法，其特征在于，所述焊点(13)的截面形状至少包括如下之一：
圆形、椭圆形和多边形。
8.根据权利要求1所述的一种晶圆级芯片封装方法，其特征在于，所述焊点(13)的厚度为11-95μm。
9.根据权利要求1所述的一种晶圆级芯片封装方法，其特征在于，所述焊垫的厚度为0.1-0.5μm。
10.根据权利要求1所述的一种晶圆级芯片封装方法，其特征在于，所述焊垫及焊点(13)的材质为具有导电性能的金属或金属合金。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910455965.2A CN110335825A (zh) | 2019-05-29 | 2019-05-29 | 一种晶圆级芯片封装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910455965.2A CN110335825A (zh) | 2019-05-29 | 2019-05-29 | 一种晶圆级芯片封装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN110335825A true CN110335825A (zh) | 2019-10-15 |
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ID=68140313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910455965.2A Pending CN110335825A (zh) | 2019-05-29 | 2019-05-29 | 一种晶圆级芯片封装方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110335825A (zh) |
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