CN104008072B - 控制方法、连接器与存储器存储装置 - Google Patents

Abstract

本发明提供一种控制方法、连接器与存储器存储装置。此控制方法包括：建立主机系统与存储器存储装置之间的连线；接收由主机系统发送的一个第一指令并将第一指令存储至一个指令阵列当中，其中在将第一指令存储至指令阵列之后，指令阵列存储有至少一个第二指令；判断第二指令的一指令数目是否大于一临界值，其中临界值大于1；若指令数目大于临界值，由存储器存储装置取得连线的一使用权并且执行一个第二指令；以及若指令数目不大于临界值，等待接收来自主机系统的指令，其中连线的使用权属于主机系统。以此，可以增加系统的使用效率。

Description

控制方法、连接器与存储器存储装置

技术领域

本发明是有关于一种控制方法，且特别是有关于一种存储器存储装置的控制方法、连接器与存储器存储装置。

背景技术

数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内置于上述所举例的各种便携式多媒体装置中。

一般来说，可复写式非易失性存储器模块会被包装成一个存储器存储装置，并且通过一个传输接口电性连接至一个主机系统。主机系统可以下达一或多个指令以给此存储器存储装置以存取数据。然而，这些指令可被存储在存储器存储装置中的一个指令阵列中，并且存储器存储装置可以决定这些指令的执行顺序。因此，如何利用此指令阵列来增加整体系统的执行效率，为此领域技术人员所关心的议题。

发明内容

本发明范例实施例提供一种控制方法、连接器与存储器存储装置，可以增加系统的执行效率。

本发明一范例实施例提出一种控制方法，用于一存储器存储装置。控制方法包括：建立主机系统与存储器存储装置之间的连线；接收由主机系统发送的一个第一指令并将第一指令存储至一个指令阵列当中，其中在将第一指令存储至指令阵列之后，指令阵列存储有至少一个第二指令；判断第二指令的一指令数目是否大于一临界值，其中临界值大于1；若指令数目大于临界值，由存储器存储装置取得连线的一使用权并且执行一个第二指令；以及若指令数目不大于临界值，等待接收来自主机系统的指令，其中连线的使用权属于主机系统。

在一范例实施例中，上述执行第二指令的步骤包括：传送一个第二指令一标志至主机系统。

在一范例实施例中，上述执行第二指令的步骤包括：执行一个第二指令，直到指令数目不大于临界值。

在一范例实施例中，上述等待接收来自主机系统的指令的步骤包括：等待一预设时间；以及，在预设时间以后，由存储器存储装置取得连线的使用权并且执行一个第二指令。

在一范例实施例中，上述的存储器存储装置包括一存储器控制器。上述等待预设时间的步骤还包括：在预设时间内，由存储器控制器执行一有效指令，用以对存储于该存储器存储装置当中的数据进行一相对应的操作。

在一范例实施例中，上述的控制方法还包括：若在预设时间内接收到来自主机系统的一个第三指令，将第三指令加入至指令阵列当中。

在一范例实施例中，上述的存储器存储装置包括一可复写式非易失性存储器模块。上述的临界值是正比于可复写式非易失性存储器模块的一通道数目。

以另外一个角度来说，本发明一范例实施例提出一种连接器，包括存储器、传输电路与控制电路。存储器中存储了一指令阵列。传输电路是电性连接至存储器，用以建立主机系统与连接器之间的一连线，接收由主机系统发送的一个第一指令并将第一指令存储至指令阵列当中。在将第一指令存储至指令阵列之后，指令阵列存储有至少一个第二指令。控制电路是电性连接至上述的存储器与传输电路，用以判断第二指令的一指令数目是否大于一临界值，其中临界值大于1。若指令数目大于临界值，传输电路用以取得连线的一使用权并且控制电路用以执行一个第二指令。若指令数目不大于临界值，传输电路用以等待接收来自主机系统的指令，其中连线的使用权属于主机系统。

在一范例实施例中，上述控制电路执行一个第二指令的操作包括：控制电路控制传输电路传送一个第二指令的一标志至主机系统。

在一范例实施例中，上述控制电路执行一个第二指令的操作包括：控制电路执行一个第二指令，直到指令数目不大于临界值。

在一范例实施例中，上述传输电路等待接收来自主机系统的指令的操作包括：传输电路等待一预设时间；以及，在预设时间以后，传输电路取得连线的使用权，并且控制电路执行一个第二指令。

在一范例实施例中，上述的连接器用以电性连接至一存储器控制器。存储器控制器用以在预设时间内，执行一有效指令。

在一范例实施例中，上述的传输电路还用以在预设时间内接收来自主机系统的一个第三指令，并且将第三指令加入至指令阵列当中。

在一范例实施例中，上述的存储器控制器用以电性连接至一可复写式非易失性存储器模块。上述的临界值是正比于可复写式非易失性存储器模块的一通道数目。

以另外一个角度来说，本发明一范例实施例提出一种存储器存储装置，包括连接器、包括多个实体抹除单元的可复写式非易失性存储器模块、与存储器控制器。连接器是用以电性连接至一主机系统。存储器控制器是电性连接至连接器与可复写式非易失性存储器模块。此连接器包括存储器、传输电路与控制电路。存储器中存储了一指令阵列。传输电路是电性连接至存储器，用以建立主机系统与连接器之间的一连线，接收由主机系统发送的一个第一指令并将第一指令存储至指令阵列当中。在将第一指令存储至指令阵列之后，指令阵列存储有至少一个第二指令。控制电路是电性连接至上述的存储器与传输电路，用以判断第二指令的一指令数目是否大于一临界值，其中临界值大于1。若指令数目大于临界值，传输电路用以取得连线的一使用权并且控制电路用以执行一个第二指令。若指令数目不大于临界值，传输电路用以等待接收来自主机系统的指令，其中连线的使用权属于主机系统。

基于上述，本发明范例实施例提出的控制方法、连接器与存储器存储装置，可以适当地让主机系统传送指令给存储器存储装置，以此增加系统的执行效率。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1A是一范例实施例所示出的主机系统与存储器存储装置；

图1B是一范例实施例所示出的电脑、输入/输出装置与存储器存储装置的示意图；

图1C是一范例实施例所示出的主机系统与存储器存储装置的示意图；

图2是示出图1A所示的存储器存储装置的概要方块图；

图3是一范例实施例示出连接器的示意方块图；

图4是一范例实施例示出连接器的系统流程图；

图5是一范例实施例示出控制方法的流程图。

附图标记说明：

1000：主机系统；

1100：电脑；

1102：微处理器；

1104：随机存取存储器；

1106：输入/输出装置；

1108：系统总线；

1110：数据传输接口；

1202：鼠标；

1204：键盘；

1206：显示器；

1208：打印机；

1212：随身碟；

1214：存储卡；

1216：固态硬盘；

1310：数码相机；

1312：SD卡；

1314：MMC卡；

1316：记忆棒；

1318：CF卡；

1320：嵌入式存储装置；

100：存储器存储装置；

102：连接器；

104：存储器控制器；

106：可复写式非易失性存储器模块；

304(0)～304(R)：实体抹除单元；

310：传输电路；

320：存储器；

322：指令阵列；

330：控制电路；

S402、S404、S406、S408、S410、S412、S414、S416、S418、S502、S504、S506、S508、S510：步骤。

具体实施方式

一般而言，存储器存储装置(也称，存储器存储系统)包括可复写式非易失性存储器模块与控制器(也称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。

图1A是一范例实施例所示出的主机系统与存储器存储装置。图1B是一范例实施例所示出的电脑、输入/输出装置与存储器存储装置的示意图。图1C是一范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图1A，主机系统1000一般包括电脑1100与输入/输出(input/output，I/O)装置1106。电脑1100包括微处理器1102、随机存取存储器(random access memory，RAM)1104、系统总线1108与数据传输接口1110。输入/输出装置1106包括如图1B的鼠标1202、键盘1204、显示器1206与打印机1208。必须了解的是，图1B所示的装置非限制输入/输出装置1106，输入/输出装置1106可还包括其他装置。

在本发明实施例中，存储器存储装置100是通过数据传输接口1110与主机系统1000的其他元件电性连接。通过微处理器1102、随机存取存储器1104与输入/输出装置1106的操作可将数据写入至存储器存储装置100或从存储器存储装置100中读取数据。例如，存储器存储装置100可以是如图1B所示的随身碟1212、存储卡1214或固态硬盘(Solid StateDrive，SSD)1216等的可复写式非易失性存储器存储装置。

一般而言，主机系统1000为可实质地与存储器存储装置100配合以存储数据的任意系统。虽然在本范例实施例中，主机系统1000是以电脑系统来作说明，然而，在本发明另一范例实施例中主机系统1000可以是数码相机、摄影机、通信装置、音频播放器或视频播放器等系统。例如，在主机系统为数码相机(摄影机)1310时，可复写式非易失性存储器存储装置则为其所使用的SD卡1312、MMC卡1314、记忆棒(memory stick)1316、CF卡1318或嵌入式存储装置1320(如图1C所示)。嵌入式存储装置1320包括嵌入式多媒体卡(Embedded MMC，eMMC)。值得一提的是，嵌入式多媒体卡是直接电性连接于主机系统的基板上。

图2是示出图1A所示的存储器存储装置的概要方块图。

请参照图2，存储器存储装置100包括连接器102、存储器控制器104与可复写式非易失性存储器模块106。

在本范例实施例中，连接器102是相容于序列先进附件(Serial AdvancedTechnology Attachment，SATA)标准。然而，必须了解的是，本发明不限于此，连接器102也可以是符合并列先进附件(Parallel Advanced Technology Attachment，PATA)标准、高速周边零件连接接口(Peripheral Component Interconnect Express，PCI Express)标准、通用串行总线(Universal Serial Bus，USB)标准、小型计算机系统接口(Small ComputerSystem Interface，SCSI)、电子集成驱动器(Integrated Device Electronics，IDE)标准或其他适合的标准。

存储器控制器104用以执行以硬件型式或固件型式实作的多个逻辑闸或控制指令，并且根据主机系统1000的指令在可复写式非易失性存储器模块106中进行数据的写入、读取与抹除等操作。

可复写式非易失性存储器模块106是电性连接至存储器控制器104，并且用以存储主机系统1000所写入的数据。可复写式非易失性存储器模块106具有实体抹除单元304(0)～304(R)。例如，实体抹除单元304(0)～304(R)可属于同一个存储器晶粒(die)或者属于不同的存储器晶粒。每一实体抹除单元分别具有多个实体程序单元，并且属于同一个实体抹除单元的实体程序单元可被独立地写入且被同时地抹除。例如，每一实体抹除单元是由128个实体程序单元所组成。然而，必须了解的是，本发明不限于此，每一实体抹除单元是可由64个实体程序单元、256个实体程序单元或其他任意个实体程序单元所组成。

更详细来说，实体抹除单元为抹除的最小单位。也即，每一实体抹除单元含有最小数目之一并被抹除的记忆胞。实体程序单元为程序的最小单元。即，实体程序单元为写入数据的最小单元。每一实体程序单元通常包括数据二进制位区与冗余二进制位区。数据二进制位区包含多个实体存取地址用以存储使用者的数据，而冗余二进制位区用以存储系统的数据(例如，控制信息与错误更正码)。在本范例实施例中，每一个实体程序单元的数据二进制位区中会包含4个实体存取地址，且一个实体存取地址的大小为512字节(byte，B)。然而，在其他范例实施例中，数据二进制位区中也可包含8个、16个或数目更多或更少的实体存取地址，本发明并不限制实体存取地址的大小以及个数。例如，实体抹除单元为实体区块，并且实体程序单元为实体页面或实体扇区。

在本范例实施例中，可复写式非易失性存储器模块106为多阶记忆胞(MultiLevel Cell，MLC)NAND型快闪存储器模块，即一个记忆胞中可存储至少2个二进制位数据。然而，本发明不限于此，可复写式非易失性存储器模块106也可是单阶记忆胞(SingleLevel Cell，SLC)NAND型快闪存储器模块、复数阶记忆胞(Trinary Level Cell，TLC)NAND型快闪存储器模块、其他快闪存储器模块或其他具有相同特性的存储器模块。

图3是一范例实施例示出连接器的示意方块图。

请参照图3，连接器102包括传输电路310、存储器320与控制电路330。

传输电路310会接收来自主机系统1000的信号，并且根据一个特定标准来解读这些信号。例如，在SATA的标准中，主机系统1000与存储器存储装置1000之间的通信分为实体层(physical layer)、连结层(link layer)、传输层(transport layer)与应用层(application layer)；传输电路310至少是负责连结层与传输层的通信。也即，传输电路310能够依照SATA的标准来分析(parse)或建立各种基元(primitive)与帧信息结构(frameinformation structure，FIS)。

存储器320是电性连接至传输电路310，用以存储来自主机系统1000的指令或数据。特别的是，来自主机系统1000的指令会被存储在一个指令阵列322中。例如，在SATA的标准中，指令阵列322也可被称为在地指令阵列(native command queueing，NCQ)。在此，存储器320可以是随机存取存储器或是快闪存储器，本发明并不在此限。

控制电路330是电性连接至传输电路310与存储器320，用以决定是否要执行指令阵列322中的指令。

具体来说，当连接器102电性连接至主机系统1000时，传输电路310会建立存储器存储装置100(连接器102)与主机系统1000之间的连线。例如，传输电路310与主机系统1000会交换符合频外信号(out ot band signal，OOB signal)的一个重置(COMRESET)信号、一个初始(COMINIT)信号、一个唤醒(COMWAKE)信号或其组合。并且，传输电路310与主机系统1000也会交换一或多个基元(不限其种类)。接下来，主机系统1000会传送一或多个指令给传输电路310，并且这些指令会被存储在指令阵列322当中。存储器控制器104可决定指令阵列332中指令的执行顺序。

当存储器控制器104要执行一个指令时，传输电路310会先取得连线的使用权。例如，传输电路310会传送一个直接存储器存取设定(DMA setup)指令给主机系统，此时连线的使用权会属于存储器存储装置100。此外，每一个在指令阵列322中的指令都会包括一个标志(tag)。在取得连线的使用权之后，传输电路310会传送要被执行的指令所对应的标志至主机系统1000。要被执行的指令可以是写入指令、读取指令或是其他指令，本发明并不在此限。主机系统1000在接收到上述的标志以后，便知道存储器存储装置100要执行哪一个指令，因此主机系统1000会传送相关的信号(例如，要写入至可复写式非易失性存储器模块106的数据、或是存储器地址)给传输电路310。以此，存储器控制器104可以根据这些信号将数据写入至可复写式非易失性存储器106当中，从可复写式非易失性存储器106中读取数据、或进行其他操作。在执行完一个指令以后，连线的使用权便会再属于主机系统1000。

特别的是，在连线的使用权属于存储器存储装置100的期间，主机系统1000并无法传送其他指令给连接器102。举例来说，被执行的指令是一个读取指令，而控制电路330会驱动传输电路310以传送多笔数据给主机系统1000。在这些数据没有被传送完毕之前，主机系统1000并不能下达其他的指令给连接器102。而主机系统1000没有下达的指令可先被暂存在主机系统1000的一个暂存器当中。并且，在执行一个指令以后，控制电路330有较高的权限(相对于主机系统1000)来决定是否要继续执行下一个指令，或是释放连线的使用权使主机系统1000传送其他的指令给连接器102。

控制电路330会持续的侦测指令阵列322中指令的数目是否大于0。若指令阵列322中指令的数目大于0，控制电路330会启动一个指令阵列状态机，用以执行指令阵列322中的一个指令。接下来，控制电路330还会判断存储器320中是否有足够的空间来执行此指令。若存储器320中没有足够的空间，则控制电路330会等待，直到存储器320中有足够的空间为止。特别的是，若存储器320中有足够的空间，控制电路330还会判断指令阵列322中指令的数目(也称指令数目)是否大于等于一个临界值，以此决定是否要执行一个指令。

在此假设当传输电路310从主机系统1000接收到一个指令(也称第一指令)并且存储在指令阵列322以后，指令阵列322会存储至少一个指令(也称第二指令)。在判断存储器320中有足够的空间以后，控制电路330会判断第二指令的指令数目是否大于临界值。此临界值为大于1的正整数，但本发明并不限制其数值为多少。若上述的指令数目大于此临界值，传输电路310会取得连线的使用权，并且控制电路330会执行至少一个第二指令。例如，控制电路330会控制传输电路310传送对应的标志或是对应的帧信息结构至主机系统1000。相反地，若指令数目不大于临界值，则控制电路330会控制传输电路310以等待接收来自主机系统1000的指令，此时连线的使用权会属于主机系统1000。例如，控制电路330可设定连接器102处于一个闲置(idle)状态。当连线的使用权是属于主机系统1000时，主机系统1000便可再传送其他的指令给连接器102。如此一来，指令阵列322中指令的数目会维持在临界值以上，以此让存储器控制器104尽可能维持在”忙碌”的状态，增加系统的使用效率。

在一范例实施例中，控制电路330会设定一个预设时间，并且在判断指令数目不大于临界值时，控制电路330会等待此预设时间。此预设时间为一个很短暂的时间，例如为若干微秒(micro second)，但本发明并不限制此预设时间的数值。传输电路310会将在预设时间内从主机系统1000接收到的指令(也称第三指令)存储至指令阵列322当中。值得注意的是，在此预设时间内，传输电路310会等待来自主机系统1000的指令，同时存储器控制器104可执行一个有效指令。此有效指令指的是相关数据已经准备好的指令，用以对存储于存储器存储装置100当中的数据进行一相对应的操作。例如，在传输电路310开始等待之前，主机系统1000已经传送了关于一个第四指令的数据(例如，存储器地址)给传输电路310(即，第四指令为有效指令)。在此预设时间内，存储器控制器104会执行此第四指令(例如，将数据写入至可复写式非易失性存储器模块106，或是从可复写式非易失性存储器模块106中读取数据，其中，此等操作并不需要使用到传输电路310，即不需将数据通过传输电路310传送到主机系统1000，或通过传输电路310从主机系统1000接收数据)。在经过了此预设时间以后，连接器102会取得连线的使用权，并且控制电路330会执行指令阵列322中的一个指令。

在此范例实施例中，若指令数目大于此临界值，则控制电路330会执行指令阵列322中的指令，直到指令数目不大于临界值。控制电路310可以持续执行指令阵列322中的指令，直到指令阵列322中没有指令为止。或者，控制电路310也可以在指令数目不大于临界值以后等待一段预设时间，让主机系统1000传送其他的指令给传输电路310，本发明并不在此限。

在此范例实施例中，指令阵列322中可存储32个指令，因此上述的临界值会大于1并且小于32。然而，在其他范例实施例中，指令阵列322可存储更多或更少的指令，并且临界值可以在其他数值范围内，本发明并不在此限。在一范例实施例中，此临界值是正比于可复写式非易失性存储器模块106的一个通道数目。具体来说，此通道数目表示可复写式非易失性存储器模块106可以同时从几个存储单元(未示出)中读取数据，其中实体抹除单元304(0)～304(R)是分布在这些存储单元当中。当通道数目越大时，表示存储器控制器104可以越快速地在可复写式非易失性存储器模块106上读取或写入数据(以平行的方式)。也就是说，若通道数目越大，则存储器控制器104执行指令的速度会越大。因此，控制电路330会设定临界值是正比于此通道数目，使得指令阵列322中指令的数目足够让存储器控制器104处于”忙碌”的状态。

图4是一范例实施例示出连接器的系统流程图。

请参照图4，在步骤S402中，连接器102是处于闲置状态。在步骤S404中，控制电路330会判断指令数目是否不为0。若步骤S404的结果为否，控制电路330会回到步骤S402，设定连接器102继续处于闲置状态。

若步骤S404的结果为是，在步骤S406，控制电路330会启动一个指令阵列状态机。在步骤S408中，控制电路330会判断是否有足够的存储器空间。若步骤S408的结果为否，控制电路330会等待，直到有足够的存储器空间为止。

若步骤S408的结果为是，控制电路330会判断指令数目是否大于临界值。若步骤S410的结果为否，则控制电路330会等待接收指令(步骤S412)，并且判断是否已超过一个预设时间(步骤S414)。在步骤S412中，若传输电路310接收到一个第三指令则会将此第三指令加入至指令阵列中，并且此时存储器控制器104会执行一个有效指令。若步骤S410的结果为是，控制电路330会执行指令阵列322中的一个指令(步骤S416)，并且判断指令数目是否不大于临界值(步骤S418)，直到指令数目不大于临界值。若步骤S418的结果为是，控制电路330会回到步骤S404。

图5是一范例实施例示出控制方法的流程图。

请参照图5，在步骤S502中，建立主机系统与存储器存储装置之间的一连线。在步骤S504中，接收由主机系统发送的一第一指令并将此第一指令存储至指令阵列当中。在步骤S506中，判断指令数目是否大于临界值。

若步骤S506的结果为是，则进行步骤S508，由存储器控制器100取得连线的使用权并且执行指令阵列中的至少一个指令。若步骤S506的结果为否，则进行步骤S510，等待接收来自主机系统的指令，此时连线的使用权是属于主机系统。图5中各步骤已详细说明如上，在此便不再赘述。

图5中各步骤可以被实作为一或多个模块，并且这些模块会存储在一个存储器并且由一个处理器来执行。或者，图5中各步骤可被实作为一或多个电路(例如，传输电路310与控制电路330)。本发明并不限制用软体或硬件的方式来实作图5所描绘的各步骤。此外，图5流程可以配合以上的范例实施例一起实施，或者也可以单独实施，本发明并不在此限。

综上所述，本发明范例实施例所提出的存储器存储装置，连接器与控制方法，可以在指令阵列中的指令不大于一个临界值时，让主机系统可以下达更多的指令给存储器存储装置，以此增加系统的使用效率。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (21)

1.一种控制方法，用于一存储器存储装置，其特征在于，该控制方法包括：

建立一主机系统与该存储器存储装置之间的一连线；

接收由该主机系统发送的一第一指令并将该第一指令存储至一指令阵列当中，其中在将该第一指令存储至该指令阵列之后，该指令阵列存储有至少一第二指令；

判断该至少一第二指令的一指令数目是否大于一临界值，其中该临界值大于1；

若该指令数目大于该临界值，由该存储器存储装置取得该连线的一使用权并且执行该指令阵列中的该至少一第二指令的其中之一；以及

若该指令数目不大于该临界值，等待接收来自该主机系统的指令，其中该连线的该使用权属于该主机系统。

2.根据权利要求1所述的控制方法，其特征在于，执行该至少一第二指令的其中之一的步骤包括：

传送该至少一第二指令的该其中之一的一标志至该主机系统。

3.根据权利要求1所述的控制方法，其特征在于，执行该至少一第二指令的其中之一的步骤包括：

执行该至少一第二指令的其中之一，直到该指令数目不大于该临界值。

4.根据权利要求1所述的控制方法，其特征在于，等待接收来自该主机系统的指令的步骤包括：

等待一预设时间；以及

在该预设时间以后，由该存储器存储装置取得该连线的该使用权并且执行该至少一第二指令的其中之一。

5.根据权利要求4所述的控制方法，其特征在于，该存储器存储装置包括一存储器控制器，其中等待该预设时间的步骤还包括：

在该预设时间内，由该存储器控制器执行一有效指令，用以对存储于该存储器存储装置当中的数据进行一相对应的操作。

6.根据权利要求4所述的控制方法，其特征在于，还包括：

若在该预设时间内接收到来自该主机系统的一第三指令，将该第三指令加入至该指令阵列当中。

7.根据权利要求1所述的控制方法，其特征在于，该存储器存储装置包括一可复写式非易失性存储器模块，并且该临界值正比于该可复写式非易失性存储器模块的一通道数目。

8.一种连接器，其特征在于，包括：

一存储器，存储一指令阵列；

一传输电路，电性连接至该存储器，用以建立一主机系统与该连接器之间的一连线，接收由该主机系统发送的一第一指令并将该第一指令存储至该指令阵列当中，其中在将该第一指令存储至该指令阵列之后，该指令阵列存储有至少一第二指令；以及

一控制电路，电性连接至该存储器与该传输电路，用以判断该至少一第二指令的一指令数目是否大于一临界值，其中该临界值大于1，

若该指令数目大于该临界值，该传输电路用以取得该连线的一使用权并且该控制电路用以执行该指令阵列中的该至少一第二指令的其中之一，

若该指令数目不大于该临界值，该传输电路用以等待接收来自该主机系统的指令，其中该连线的该使用权属于该主机系统。

9.根据权利要求8所述的连接器，其特征在于，该控制电路执行该至少一第二指令的其中之一的操作包括：该控制电路控制该传输电路传送该至少一第二指令的该其中之一的一标志至该主机系统。

10.根据权利要求8所述的连接器，其特征在于，该控制电路执行该至少一第二指令的其中之一的操作包括：该控制电路执行该至少一第二指令的其中之一，直到该指令数目不大于该临界值。

11.根据权利要求8所述的连接器，其特征在于，该传输电路等待接收来自该主机系统的指令的操作包括：

该传输电路等待一预设时间；以及

在该预设时间以后，该传输电路取得该连线的该使用权，并且该控制电路执行该至少一第二指令的其中之一。

12.根据权利要求11所述的连接器，其特征在于，该连接器用以电性连接至一存储器控制器，并且该存储器控制器用以在该预设时间内执行一有效指令，用以对存储于该存储器存储装置当中的数据进行一相对应的操作。

13.根据权利要求11所述的连接器，其特征在于，该传输电路还用以在该预设时间内接收来自该主机系统的一第三指令，并且将该第三指令加入至该指令阵列当中。

14.根据权利要求12所述的连接器，其特征在于，该存储器控制器用以电性连接至一可复写式非易失性存储器模块，并且该临界值正比于该可复写式非易失性存储器模块的一通道数目。

15.一种存储器存储装置，其特征在于，包括：

一连接器，用以电性连接至一主机系统；

一可复写式非易失性存储器模块，包括多个实体抹除单元；以及

一存储器控制器，电性连接至该连接器与该可复写式非易失性存储器模块，

其中该连接器包括：

一存储器，存储一指令阵列；

一传输电路，电性连接至该存储器，用以建立该主机系统与该存储器存储装置之间的一连线，接收由该主机系统发送的一第一指令并将该第一指令存储至该指令阵列当中，其中在将该第一指令存储至该指令阵列之后，该指令阵列存储有至少一第二指令；以及

一控制电路，电性连接至该存储器与该传输电路，用以判断该至少一第二指令的一指令数目是否大于一临界值，其中该临界值大于1，

若该指令数目大于该临界值，该传输电路用以取得该连线的一使用权并且该控制电路用以执行该指令阵列中的该至少一第二指令的其中之一，

若该指令数目不大于该临界值，该传输电路用以等待接收来自该主机系统的指令，其中该连线的该使用权属于该主机系统。

16.根据权利要求15所述的存储器存储装置，其特征在于，该控制电路执行该至少一第二指令的其中之一的操作包括：该控制电路控制该传输电路传送该至少一第二指令的该其中之一的一标志至该主机系统。

17.根据权利要求15所述的存储器存储装置，其特征在于，该控制电路执行该至少一第二指令的其中之一的操作包括：该控制电路执行该至少一第二指令的其中之一，直到该指令数目不大于该临界值。

18.根据权利要求15所述的存储器存储装置，其特征在于，该传输电路等待接收来自该主机系统的指令的操作包括：

该传输电路等待一预设时间；以及

在该预设时间以后，该传输电路取得该连线的该使用权，并且该控制电路执行该至少一第二指令的其中之一。

19.根据权利要求18所述的存储器存储装置，其特征在于，该存储器控制器用以在该预设时间内执行一有效指令，用以对存储于该存储器存储装置当中的数据进行一相对应的操作。

20.根据权利要求18所述的存储器存储装置，其特征在于，该传输电路还用以在该预设时间内接收来自该主机系统的一第三指令，并且将该第三指令加入至该指令阵列当中。

21.根据权利要求15所述的存储器存储装置，其特征在于，该临界值正比于该可复写式非易失性存储器模块的一通道数目。