CN103972160A - 一种降低在线wat测试对铜互连可靠性影响的方法 - Google Patents

一种降低在线wat测试对铜互连可靠性影响的方法 Download PDF

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Abstract

本发明提供一种降低在线WAT测试对铜互连可靠性影响的方法，包括：在半导体基底上形成至少一层包含测试元件的待测试铜互连结构；所述待测试铜互连结构表面预淀积一层介质阻挡层，获得待测晶圆；将测试探针穿透介质阻挡层并与所述测试元件的铜表面保持接触，对所述待测晶圆执行在线WAT测试；使用还原性等离子体气体对测试后的介质阻挡层和少部分与测试探针接触而暴露的铜进行表面活化与还原处理；继续淀积介质阻挡层至预定厚度。本发明通过结合测试前预淀积介质阻挡层作隔离保护层以及测试后表面等离子体活化与还原处理的方法，有效抑制在线WAT测试过程中铜和介电材料中缺陷的形成，显著降低在线WAT测试对铜互连可靠性的影响。

Description

一种降低在线WAT测试对铜互连可靠性影响的方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种降低在线WAT测试对铜互连可靠性影响的方法。
背景技术
晶圆允收测试(Wafer Acceptance Test,WAT)是指半导体晶圆在完成所有制程工艺之后，针对晶圆上的测试结构所进行电性测试。通过对WAT数据的分析，能有效监测半导体制程工艺中的问题，有助于制程工艺的调整与优化。随着集成电路中半导体关键尺寸的逐渐缩小，其集成度不断提高，整体制程工艺也逐渐复杂。例如，45nm技术逻辑产品的总制程工艺步骤数目达到1000以上，需要形成高达12层金属互连层。若在完成所有制程工艺之后再进行WAT测试，部分制程工艺中的缺陷可能无法及时被发现并予以改进。因此，在后段铜互连制程过程中，对已获得部分铜互连结构层的硅片进行在线WAT(Inline WAT)测试便具有较好的时效性。
现有Inline WAT测试一般在金属化学机械平坦化之后而在铜介质阻挡层淀积之前执行。Inline WAT测试将额外增加铜和介电材料表面在空气中暴露的时间。如果铜表面暴露在空气中时间过长，其表面会被氧化而生成氧化铜。过多的氧化铜会显著降低后续淀积工艺中铜与其它介质层之间的界面粘附性，从而诱发铜互连结构的电迁移(Electro-Migration，EM)和应力(Stress-Migration，SM)迁移失效，导致器件可靠性的降低。同时，采用化学气相沉积等方法获得的介电材料由于长时间的暴露，表面也会大量吸收空气中的水分和杂质基团，造成其介电常数的变化，显著影响器件的电学稳定与可靠性。
目前业界主要采用还原性等离子体直接对金属铜和介电材料表面进行处理，以去除其表面生成的氧化物和残留的杂质，从而改善其与后续薄膜的界面结合状态。如中国专利(申请号:201110150700.5，一种提高铜互连可靠性的表面处理方法)公布的方法，通过采用特定配比的氢气和甲烷等还原性混合气体，在远端产生等离子体后，传输到铜互连结构的表面对其进行预处理。又如中国专利(专利号:02145828.6，低介电常数材料的表面处理方法)通过实施氢等离子体表面处理程序，去除介电层与铜金属层表面的氧化物。
然而，普通还原性等离子体对金属铜和介电材料表面氧化物的预处理其能力是有限的，如果铜和介电材料表面在空气中的暴露时间过长，氧化层厚度较大，其预处理效果则不明显。另外，目前普遍采用的低介电常数(Low-k)绝缘介质材料一般为掺杂的多孔氧化硅。随着介电常数要求的不断降低，介电材料的孔隙率和掺杂量不断提高，其结构变得越来越疏松。常规的氧化层等离子体修复处理过程中，介电材料将受到等离子中高能离子与基团直接物理溅射，因而更容易受到的损伤而使介电常数升高。
综上所述，单一的等离子体表面处理工艺并不能有效修复金属表面的厚氧化层，同时其不可避免的会对介电材料产生一定的损伤。因此，目前亟需开发能有效降低在线WAT测试对铜互连可靠性影响的新工艺方法，以合理扩大在线WAT测试的工艺窗口。
发明内容
本发明的目的在于提供一种降低在线WAT测试对铜互连可靠性影响的方法，能够有效修复铜互连层表面的厚氧化层，同时避免对介电材料产生的损伤。
为解决上述问题，本发明提出一种降低在线WAT测试对铜互连可靠性影响的方法，包括以下步骤：
S1，提供一半导体基底，在所述半导体基底上形成至少一层包含测试元件(Test key)的待测试铜互连结构；
S2，在所述待测试铜互连结构表面预淀积一层介质阻挡层，获得待测晶圆；
S3，将测试探针穿透介质阻挡层并与所述测试元件的铜表面保持接触，对所述待测晶圆执行在线WAT测试；
S4，使用还原性等离子体气体对测试后的介质阻挡层和少部分与测试探针接触而暴露的铜进行表面活化与还原处理；
S5，继续淀积介质阻挡层至预定厚度。
进一步的，所述步骤S1中，在所述半导体基底上形成至少一层包含测试元件(Test key)的待测试铜互连结构的过程包括：
在所述半导体基底上依次淀积第一介质阻挡层和第一介电层；
采用大马士革刻蚀工艺刻蚀所述第一介电层以形成铜互连线沟槽；
在所述铜互连线沟槽和剩余的第一介电层的表面淀积金属阻挡层；
在所述铜互连线沟槽中电镀填充金属铜，化学机械平坦化以形成第一铜互连层；
在所述第一铜互连层上继续淀积第二介质阻挡层和第二介电层，采用双大马士革工艺形成后续的铜互连层，以获得至少一层包含测试元件(Test key)的待测试铜互连结构。
进一步的，所述步骤S2中，在所述待测试铜互连结构表面预沉积的介质阻挡层为氮化物和碳化物阻挡层。
进一步的，所述步骤S2中，所述介质阻挡层的厚度为80～160。
进一步的，所述步骤S2中，在所述待测试铜互连结构表面采用化学汽相淀积工艺或原子层淀积工艺来预沉积介质阻挡层。
进一步的，所述步骤S4中，所述还原性等离子体气体包括氢气和碳氢化合物气体。
进一步的，所述步骤S4中，所述还原性等离子体气体为非平衡态等离子体，由13.56MHz的高频射频源激励产生。
进一步的，所述步骤S4中，所述表面活化与还原处理的反应参数包括：高频射频源的工作功率范围为400W～800W；反应腔的真空度为0.1Torr～1Torr；处理温度范围为350℃～400℃，处理时间为15s～30s。
进一步的，所述步骤S5中，所述预定厚度范围为500～700
进一步的，所述半导体基底中形成有前端器件以及前端互连结构。
与现有技术相比，本发明提供的降低在线WAT测试对铜互连可靠性影响的方法，具有以下有益效果：
1.通过在所述待测试铜互连结构表面预沉积较薄的介质阻挡层，在不影响在线WAT测试执行的情况下，使待测试铜互连结构的铜和介电材料表面在测试过程中受到良好的隔离保护；
2.通过使用还原性等离子体气体对测试后的预淀积介质阻挡层和少部分与测试探针接触而暴露的金属铜进行表面活化与还原处理，能有效去除其表面生成的氧化物和残留的杂质，改善其与后续薄膜的界面结合状态；
3.待测试铜互连结构的介电材料由于受到预淀积介质阻挡层的保护，在后续等离子体表面活化与还原处理过程中基本不会受到等离子中高能离子与基团的物理轰击，因而其受到的损伤较小；
4.通过结合测试前预淀积介质阻挡层作隔离保护层和测试后表面等离子体活化与还原处理的方法，能有效抑制在线WAT测试过程中金属铜和介电材料中缺陷的形成，显著降低在线WAT测试对铜互连可靠性的影响，合理扩大在线WAT测试的工艺窗口。
附图说明
图1是本发明具体实施例的降低在线WAT测试对铜互连可靠性影响的方法流程图；
图2A至2D是图1所示的方法流程中的器件结构剖面图。
具体实施方式
本发明的核心思想是公开一种降低在线晶圆允收测试对铜互连可靠性影响的方法。其中，首先通过在所述待测试铜互连结构表面预沉积较薄的介质阻挡层，在不影响在线WAT测试执行的情况下，使待测试铜互连结构的铜和介电材料表面在测试过程中受到良好的隔离保护；然后通过使用还原性等离子体气体对测试后的预淀积介质阻挡层和少部分与测试探针接触而暴露的金属铜进行表面活化与还原处理，能有效去除其表面生成的氧化物和残留的杂质，改善其与后续薄膜的界面结合状态；其次，待测试铜互连结构的介电材料由于受到预淀积介质阻挡层的保护，在后续等离子体表面活化与还原处理过程中基本不会受到等离子中高能离子与基团的物理轰击，因而其受到的损伤较小；再通过结合测试前预淀积介质阻挡层作隔离保护层和测试后表面等离子体活化与还原处理的方法，能有效抑制在线WAT测试过程中金属铜和介电材料中缺陷的形成，显著降低在线WAT测试对铜互连可靠性的影响，合理扩大在线WAT测试的工艺窗口。
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应认为只是局限在所述的实施例。
请参考图1，本发明提出一种降低在线WAT测试对铜互连可靠性影响的方法，包括以下步骤：
S1，提供一半导体基底，在所述半导体基底上形成至少一层包含测试元件(Test key)的待测试铜互连结构；
S2，在所述待测试铜互连结构表面预淀积一层介质阻挡层，获得待测晶圆；
S3，将测试探针穿透介质阻挡层并与所述测试元件的铜表面保持接触，对所述待测晶圆执行在线WAT测试；
S4，使用还原性等离子体气体对测试后的介质阻挡层和少部分与测试探针接触而暴露的铜进行表面活化与还原处理；
S5，继续淀积介质阻挡层至预定厚度。
请参考图2A，在步骤S1中，提供半导体基底100，所述半导体基底100上具有前端器件，例如具有栅极G、源极S和漏极D的金属氧化物半导体器件1以及前端互连结构，如钨栓塞2。于半导体基底100上形成待测试铜互连结构。所述待测试铜互连结构为后段铜互连层，其中至少包含一层测试元件(Test key)，且测试元件(Test key)一般布置在晶圆的切割道上，这有利于提高晶圆的利用率。本实施例中以包含一层测试元件(Test key)的待测试铜互连结构的形成方法为例具体说明待测试铜互连结构的形成方法，包含多层的测试元件(Test key)的待测试铜互连结构的形成方法可以在此基础上采用多次双大马士革铜互连工艺形成。本实施例的包含一层测试元件(Test key)的待测试铜互连结构的形成方法具体包括：
首先，采用PECVD工艺在所述半导体基底100上依次淀积材质为氮化硅Si3N4的第一介质阻挡层3和材质为多孔硅SiOCH的低介电常(Low-k)材料的第一介电层4；
接着，采用单大马士革刻蚀工艺刻蚀第一介电层4和第一介质阻挡层3至半导体基底100，以形成嵌入第一介电层4内的铜互连线沟槽；
然后，采用物理气相淀积(Physical Vapor Deposition,PVD)或原子层淀积(Atomic Layer Deposition,ALD)工艺在所述铜互连线沟槽和剩余的第一介电层4的表面(即在所述铜互连线沟槽的侧壁及其底部以及剩余的第一介电层4的表面)淀积材质为TiN、Ti、TaN、Ta等中的一种或多种的第一金属阻挡层和铜籽晶层5；
接着，采用电化学镀铜工艺在所述铜互连线沟槽中电镀填充金属铜6，并采用化学机械研磨工艺对金属铜6进行平坦化处理形成第一铜互连层200；
然后，继续淀积第二介质阻挡层7和第二介电层8，采用双大马士革工艺形成待测试铜互连结构300。
请参考图2B，在步骤S2中，采用PECVD工艺在待测铜互连层300表面预淀积特征厚度为80～160的高致密性Si3N4介质阻挡层(介质阻挡薄膜层)9，形成待测晶圆。该类膜层具有良好的物化稳定性和隔绝性能，能在一定的时间范围内将待测试铜互连结构300的铜互连层和第二介电层8的介电材料表面与外界环境有效隔绝，防止金属铜表面被氧化而生成氧化铜，阻止第二介电层8的介电材料表面大量吸收空气中的水分和杂质基团。
请继续参考图2B，在步骤S3中，对待测试铜互连结构300表面覆盖有致密的介质阻挡层9的待测晶圆执行在线WAT测试，由于预淀积介质阻挡层9的厚度较小，测试探针10能有效将其穿透，并与待测试铜互连结构300的金属铜表面能保持良好的欧姆接触。
请继续参考图2C，在步骤S4中，使用13.56MHz的高频射频源激励一定比例包含氢气和碳氢化合物等气体的低压还原性混合气体来产生还原性等离子体11。所述还原性混合气体由氢气或碳氢化合物如甲烷等与其它惰性气体如氩气等按体积比为0～100:0～100进行混合获得。该还原性等离子体11为电子温度较高的非平衡态等离子体，所述非平衡态等离子体的化学能较高而物理轰击作用较弱。等离子体表面活化与还原处理的反应参数为：所述高频射频源的工作功率范围为400W～800W；反应腔的真空度为0.1Torr～1Torr；处理温度范围为350℃～400℃，处理时间为15s～30s。还原性等离子体11一方面能修复预淀积介质阻挡层9和少部分与测试探针接触而暴露的金属铜12表面的氧化物；另一方面还原性等离子体11中的活性离子与基团能增加预淀积介质阻挡层9与金属铜的表面能，激活表面的分子键或化学键，使其与后续淀积的材料之间具有良好的粘附性，从而显著提高铜互连结构的可靠性。
请参考图2D，在步骤S5中，在WAT测试结束后，在晶圆上继续补充淀积Si3N4介质阻挡层13至预定厚度，所述介质阻挡层的预定厚度范围为500～700即介质阻挡层9和补充沉积的介质阻挡层13的厚度总和。由于WAT测试结束后预淀积的介质阻挡层9经过等离子体表面活化与还原处理，其与后续补充淀积的介质阻挡层13之间仍具有良好的界面结合状态。本实施中，继续淀积后续介电层，采用双大马士革工艺形成后续铜互连层400。
综上所述，本发明提供的降低在线WAT测试对铜互连可靠性影响的方法，通过结合测试前预淀积隔离保护层和测试后表面等离子体活化与还原处理的方法，能有效抑制在线晶圆允收测试过程中金属铜和介电材料中缺陷的形成，从而显著降低在线晶圆允收测试对铜互连可靠性的影响。
研究结果显示：通过预淀积80～160的高致密性Si3N4介质阻挡层和使用表面等离子体活化与还原处理15s～30s，可使在线WAT测试的工艺窗口扩大到8小时～16小时(h)。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种降低在线WAT测试对铜互连可靠性影响的方法，其特征在于：包括以下步骤：
S1，提供一半导体基底，在所述半导体基底上形成至少一层包含测试元件的待测试铜互连结构；
S2，在所述待测试铜互连结构表面预淀积一层介质阻挡层，获得待测晶圆；
S3，将测试探针穿透介质阻挡层并与所述测试元件的铜表面保持接触，对所述待测晶圆执行在线WAT测试；
S4，使用还原性等离子体气体对测试后的介质阻挡层和少部分与测试探针接触而暴露的铜进行表面活化与还原处理；
S5，继续淀积介质阻挡层至预定厚度。
2.如权利要求1所述的方法，其特征在于，所述步骤S1中，在所述半导体基底上形成至少一层包含测试元件的待测试铜互连结构的过程包括：
在所述半导体基底上依次淀积第一介质阻挡层和第一介电层；
采用大马士革刻蚀工艺刻蚀所述第一介电层以形成铜互连线沟槽；
在所述铜互连线沟槽和剩余的第一介电层的表面淀积金属阻挡层；
在所述铜互连线沟槽中电镀填充金属铜，化学机械平坦化以形成第一铜互连层；
在所述第一铜互连层上继续淀积第二介质阻挡层和第二介电层，采用双大马士革工艺形成后续的铜互连层，以获得至少一层包含测试元件的待测试铜互连结构。
3.如权利要求1所述的方法，其特征在于，所述步骤S2中，在所述待测试铜互连结构表面预沉积的介质阻挡层为氮化物和碳化物阻挡层。
4.如权利要求1所述的方法，其特征在于，所述步骤S2中，所述介质阻挡层的厚度为80～160
5.如权利要求1所述的方法，其特征在于，所述步骤S2中，在所述待测试铜互连结构表面采用化学汽相淀积工艺或原子层淀积工艺来预沉积介质阻挡层。
6.如权利要求1所述的方法，其特征在于，所述步骤S4中，所述还原性等离子体气体包括氢气和碳氢化合物气体。
7.如权利要求1所述的方法，其特征在于，所述步骤S4中，所述还原性等离子体气体为非平衡态等离子体，由13.56MHz的高频射频源激励产生。
8.如权利要求1所述的方法，其特征在于，所述步骤S4中，所述表面活化与还原处理的反应参数包括：高频射频源的工作功率范围为400W～800W；反应腔的真空度为0.1Torr～1Torr；处理温度范围为350℃～400℃，处理时间为15s～30s。
9.如权利要求1所述的方法，其特征在于，所述步骤S5中，所述预定厚度范围为500～700
10.如权利要求1至9中任一项所述的方法，其特征在于，所述步骤S1中，所述半导体基底中形成有前端器件以及前端互连结构。
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