CN105140148B - 一种在线测试半导体器件衬底 - Google Patents

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Abstract

本发明提供了在线测试半导体器件衬底的方法，包括：在半导体器件衬底上形成低K介电材料，在低K介电材料表面形成顶部介质阻挡层，再在低K介电材料和顶部介质阻挡层中刻蚀出沟槽，然后在沟槽中填充金属；进行第一次化学机械研磨工艺，使填充的金属顶部与沟槽顶部齐平，从而得到低K介电材料表面覆盖有介质阻挡层的互连层结构，作为待测半导体器件衬底；对低K介电材料表面覆盖有介质阻挡层的待测半导体器件衬底执行在线测试；在线测试中填充的金属顶部表面生成氧化物；进行第二次化学机械研磨工艺，去除填充的金属表面生成的氧化物和低K介质材料表面的顶部介质阻挡层。本发明确保在线测试后得到没有氧化膜的互连结构和无损伤的低K介电材料。

Description

一种在线测试半导体器件衬底
技术领域
本发明涉及半导体技术领域，具体涉及一种消除在线测试对半导体器件衬底中铜互连和低K介电材料影响的方法。
背景技术
晶圆允收测试(Wafer Acceptance Test，WAT)是指半导体晶圆在完成所有制程工艺之后，针对晶圆上的器件测试结构所进行电性测试。通过对WAT数据的分析，能有效监测半导体制程工艺中的问题，有助于制程工艺的调整与优化。随着集成电路中半导体关键尺寸的逐渐缩小，其集成度不断提高，整体制程工艺也逐渐复杂。例如，45nm技术逻辑产品的总制程工艺步骤数目达到1000以上，需要形成高达12层金属互连层。若在完成所有制程工艺之后再进行WAT测试，部分制程工艺中的缺陷可能无法及时被发现并予以改进。因此，在后段铜互连制程过程中，对已获得部分铜互连结构层的硅片进行在线WAT测试便具有较好的时效性。
现有在线WAT测试一般在铜填充于低K介电材料中、铜化学机械平坦化之后，且在铜介质阻挡层淀积之前执行。在线WAT测试将额外增加铜和低K介电材料表面在空气中暴露的时间。如果铜表面暴露在空气中时间过长，其表面会被氧化而生成氧化铜。过多的氧化铜会显著降低后续淀积工艺中铜与其它介质层之间的界面粘附性，从而诱发铜互连结构的电迁移和应力迁移失效，导致器件可靠性的降低。同时，采用化学气相沉积等方法获得的低K介电材料由于长时间的暴露，也会大量吸收空气中的水分和杂质基团，造成其介电常数的变化，显著影响器件的电学稳定与可靠性。
目前业界主要采用还原性等离子体直接对测试后的金属铜和低K介电材料表面进行处理，以去除其表面生成的氧化物和残留的杂质，从而改善其与后续薄膜的界面结合状态。如中国专利(申请号:201110150700.5，一种提高铜互连可靠性的表面处理方法)公布的方法，通过采用特定配比的氢气和甲烷等还原性混合气体，在远端产生等离子体后，传输到铜互连结构的表面对其进行预处理。又如中国专利(专利号:02145828.6，低介电常数材料的表面处理方法)通过实施氢等离子体表面处理程序，去除介电层与铜金属层表面的氧化物。
然而，普通还原性等离子体对金属铜和介电材料表面氧化物的预处理其能力是有限的，如果铜和介电材料表面在空气中的暴露时间过长，氧化层厚度较大，其预处理效果则不明显。另外，目前普遍采用的低K介电材料一般为掺杂的多孔氧化硅，随着介电常数要求的不断降低，介电材料的孔隙率和掺杂量不断提高，其结构变得越来越疏松。常规的氧化层等离子体修复处理过程中，等离子中高能离子与基团极易使低K介电材料受到受到损伤。
常规金属化学机械平坦化之后直接执行的在线WAT测试会对金属铜和低K介电材料造成较大的损伤，同时在线WAT测试后的等离子体表面处理工艺并不能有效修复金属表面的较厚的氧化层，且不可避免的会对低K介电材料产生二次损伤。因此，目前亟需开发能有效消除在线WAT测试对铜互连可靠性影响的新工艺方法，以合理扩大在线WAT测试的工艺窗口。
发明内容
为了克服以上问题，本发明旨在提供一种在线测试半导体器件衬底的方法，通过在填充金属顶部和低K介电材料上增设一层高致密度的介质阻挡层，并配合第一次化学机械研磨工艺来形成待检测的半导体器件衬底，从而避免在线测试过程在互连结构表面形成氧化膜以及对低K介电材料的损伤。
为了实现上述目的，本发明提供了一种在线测试半导体器件衬底的方法，其包括以下步骤：
步骤S1：提供一半导体器件衬底；
步骤S2：在所述半导体器件衬底上形成低K介电材料，接着，在低K介电材料表面形成顶部介质阻挡层，再在低K介电材料和所述顶部介质阻挡层中刻蚀出沟槽，然后在所述沟槽中填充金属；
步骤S3：进行第一次化学机械研磨工艺，使填充的所述金属顶部与所述沟槽顶部齐平，从而得到低K介电材料表面覆盖有介质阻挡层的互连层结构，作为待测半导体器件衬底；
步骤S4：对所述低K介电材料表面覆盖有介质阻挡层的所述待测半导体器件衬底执行在线测试；其中，在所述在线测试中所述填充的金属顶部表面生成氧化物；
步骤S5：进行第二次化学机械研磨工艺，去除所述填充的金属表面生成的氧化物和所述低K介质材料表面的所述顶部介质阻挡层。
优选地，所述步骤S2中，包括：在具有顶部介质阻挡层的低K介电材料中采用大马士革刻蚀工艺刻蚀出所述沟槽，采用电化学镀铜工艺在所述沟槽中采用铜电镀工艺填充金属铜。
优选地，所述步骤S2中，包括：在所述半导体基底上依次淀积底部介质阻挡层、所述低K介电材料和所述顶部介质阻挡层；采用大马士革刻蚀工艺刻蚀所述顶部介质阻挡层，低K介电材料和底部介质阻挡层以形成所述沟槽；在所述沟槽和所述顶部介质阻挡层的表面淀积金属阻挡层；在所述沟槽中采用铜电镀工艺填充金属铜。
优选地，所述顶部介质阻挡层的厚度为
优选地，所述步骤S3中，包括：所述第一次化学机械研磨工艺中研磨停止在所述顶部介质阻挡层上，得到低K介电材料表面保留有所述顶部介质阻挡层的铜互连层结构。
优选地，所述低K介电材料表面保留的所述顶部介质阻挡层的厚度为
优选地，所述步骤S5中，包括：利用所述第二次铜化学机械研磨工艺完全去除所述填充的金属表面生成的所述氧化物和所述低K介质材料表面保留的所述顶部介质阻挡层。
优选地，在所述低K介电材料表面淀积的所述顶部介质阻挡层的材料为氮化物或碳化物。
优选地，所述顶部介质阻挡层的形成采用等离子体增强化学气相沉积工艺。
优选地，所述步骤S1中，所述半导体基底中形成有前端器件以及前端互连结构。
本发明的在线测试半导体器件衬底的方法，首先，在填充金属顶部和低K介电材料上形成一层高致密度的介质阻挡层，然后采用第一次化学机械研磨工艺平坦化填充金属，从而形成待测试的结构；利用该结构进行在线测试时，不会对低K介电材料产生损伤，虽然在填充金属顶部形成了氧化膜，但是，可以采用第二次化学机械研磨工艺将该层氧化膜去除，并且同时去除高致密度的介质阻挡层，从而在线测试后确保得到没有氧化膜的互连结构和无损伤的低K介电材料。
附图说明
图1为本发明的一个较佳实施例的在线测试半导体器件衬底的方法的流程示意图
图2-6为本发明的一个较佳实施例的在线测试半导体器件衬底的方法的各个制备步骤示意图
具体实施方式
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
与现有技术相比，本发明通过在待测试互连结构的低K介电材料表面引入顶部介质阻挡层，能有效抑制低K介电材料在测试过程中因吸收空气中的水分和杂质基团而产生属性恶化，保证了器件与互连结构在在线测试过程中性能的稳定性；通过利用二次化学机械研磨，在不损伤低K介电材料的同时，能彻底去除在线测试过程中填充金属表面生成的氧化物和低K介质材料表面预留的介质阻挡保护层，获得崭新的互连表面和所需的铜互连结构，使得后续与其它介质层之间的具有良好的界面粘附性，因而能有效消除在线测试对互连可靠性的影响。
以下结合附图1-6和具体实施例对本发明的在线测试半导体器件衬底的方法作进一步详细说明。需说明的是，附图均采用非常简化的形式、使用非精准的比例，且仅用以方便、清晰地达到辅助说明本实施例的目的。
本实施例中，请参阅图1，在线测试半导体器件衬底的方法，包括以下步骤：
步骤S1：请参阅图2，提供一半导体器件衬底100；
具体的，该半导体器件衬底100上形成有前端器件，如金属氧化物半导体器件，以及前端互连结构，如栅极1和源漏极上的钨栓塞2等结构。
步骤S2：请参阅图3，在半导体器件衬底100上形成低K介电材料，接着，在低K介电材料表面形成顶部介质阻挡层，再在低K介电材料和顶部介质阻挡层中刻蚀出沟槽，然后在沟槽中填充金属；
具体的，在具有顶部介质阻挡层的低K介电材料中采用大马士革刻蚀工艺刻蚀出沟槽，采用电化学镀铜工艺在沟槽中采用铜电镀工艺填充金属铜。本步骤S2具体包括：
首先，在半导体器件衬底100上依次淀积底部介质阻挡层3、低K介电材料4和顶部介质阻挡层5；这里，顶部介质阻挡层5的形成采用等离子体增强化学气相沉积工艺；底部介质阻挡层3的材料为氮化物或碳化物，顶部介质阻挡层5的材料为氮化物或碳化物。例如，底部介质阻挡层3和顶部介质阻挡层5均为为Si3N4。底部介质阻挡层3的厚度可以为顶部介质阻挡层5的厚度可以为顶部介质阻挡层5的厚度较厚，可以确保顶部介质阻挡层具有较高的致密度，从而在线测试过程中充分保护低K介质材料表面。
然后，采用大马士革刻蚀工艺刻蚀顶部介质阻挡层5，低K介电材料4和底部介质阻挡层3以形成沟槽；这里的沟槽为铜互连线沟槽。
接着，在沟槽和顶部介质阻挡层5的表面沉积金属阻挡层；采用物理气相淀积(PVD)或原子层淀积(ALD)工艺在铜互连线沟槽的侧壁和底部，以及剩余的顶部介质阻挡层的表面淀积材质为TiN、Ti、TaN、Ta等中的一种或多种的金属阻挡层，然后在金属阻挡层表面沉积铜籽晶层；
最后，在沟槽中采用铜电镀工艺填充金属铜7。这里，采用电化学镀铜工艺在铜互连线沟槽中电镀形成填充金属铜7。
步骤S3：请参阅图4，进行第一次化学机械研磨工艺，使填充的金属顶部与沟槽顶部齐平，从而得到低K介电材料表面覆盖有介质阻挡层的互连层结构，作为待测半导体器件衬底；
具体的，第一次化学机械研磨工艺中研磨停止在顶部介质阻挡层5上，由于研磨中或多或少会研磨到顶部介质阻挡层5的顶部，因而，研磨后，顶部介质阻挡层5的顶部降低了，从而得到低K介电材料4表面保留有顶部介质阻挡层5’的铜互连层结构。本实施例中，低K介电材料4表面保留的顶部介质阻挡层5’的厚度为该顶部介质阻挡层5’具有良好的物化稳定性和隔绝性能，能在较长的时间范围内将待测试铜互连结构中的低K介电材料4与外界环境有效隔绝，阻止低K介电材料4表面大量吸收空气中的水分和杂质基团。
步骤S4：请参阅图5，对低K介电材料表面覆盖有介质阻挡层的待测半导体器件衬底执行在线测试；其中，在线测试中填充的金属顶部表面生成氧化物；
具体的，这里的氧化物为氧化铜9；测试探针8直接与待测半导体器件衬底100上的金属铜7表面保持良好的欧姆接触，经过较长时间的测试之后，金属铜7表面产生一定厚度的氧化铜9。
步骤S5：请参阅图6，进行第二次化学机械研磨工艺，去除填充的金属表面生成的氧化物和低K介质材料表面的顶部介质阻挡层。
具体的，利用第二次铜化学机械研磨工艺完全去除填充金属铜7表面生成的氧化铜9和低K介质材料4表面保留的顶部介质阻挡层5，使填充金属7铜获得新的表面，以及获得所需的铜互连结构层200。
综上所述，本发明在线测试半导体器件衬底的方法，通过在待测试互连结构的低K介电材料表面引入顶部介质阻挡层，有效抑制低K介电材料在测试过程中因吸收空气中的水分和杂质基团而发生属性恶化。同时利用二次金属化学机械研磨，彻底去除在线测试过程中填充金属表面生成的氧化物和低K介质材料表面保留的顶部介质阻挡保护层，获得崭新的互连表面和所需的互连结构，能有效消除在线测试对互连可靠性的影响。
虽然本发明已以较佳实施例揭示如上，然所述实施例仅为了便于说明而举例而已，并非用以限定本发明，本领域的技术人员在不脱离本发明精神和范围的前提下可作若干的更动与润饰，本发明所主张的保护范围应以权利要求书所述为准。

Claims (9)

1.一种在线测试半导体器件衬底的方法，其特征在于，包括以下步骤：
步骤S1：提供一半导体器件衬底；
步骤S2：在所述半导体器件衬底上形成低K介电材料，接着，在低K介电材料表面形成顶部介质阻挡层，再在低K介电材料和所述顶部介质阻挡层中刻蚀出沟槽，然后在所述沟槽中填充金属；
步骤S3：进行第一次化学机械研磨工艺，使填充的所述填充金属的顶部与所述沟槽顶部齐平，从而得到低K介电材料表面覆盖有介质阻挡层的互连层结构，作为待测半导体器件衬底；其中，研磨停止在所述顶部介质阻挡层上，得到低K介电材料表面保留有所述顶部介质阻挡层的互连层结构；
步骤S4：对所述低K介电材料表面覆盖有顶部介质阻挡层的所述待测半导体器件衬底执行在线测试；其中，在所述在线测试中所述填充的金属顶部表面生成氧化物；
步骤S5：进行第二次化学机械研磨工艺，去除所述填充的金属顶部表面生成的氧化物和所述低K介电材料表面的所述顶部介质阻挡层。
2.根据权利要求1所述的方法，其特征在于，所述步骤S2中，包括：在具有顶部介质阻挡层的低K介电材料中采用大马士革刻蚀工艺刻蚀出所述沟槽，采用电化学镀铜工艺在所述沟槽中采用铜电镀工艺填充金属铜。
3.根据权利要求2所述的方法，其特征在于，所述步骤S2中，包括：在所述半导体衬底上依次淀积底部介质阻挡层、所述低K介电材料和所述顶部介质阻挡层；采用大马士革刻蚀工艺刻蚀所述顶部介质阻挡层，低K介电材料和底部介质阻挡层以形成所述沟槽；在所述沟槽和所述顶部介质阻挡层的表面淀积金属阻挡层；在所述沟槽中采用铜电镀工艺填充金属铜。
4.根据权利要求3所述的方法，其特征在于，所述顶部介质阻挡层的厚度为
5.根据权利要求1所述的方法，其特征在于，所述低K介电材料表面保留的所述顶部介质阻挡层的厚度为
6.根据权利要求1所述的方法，其特征在于，所述步骤S5中，包括：利用所述第二次化学机械研磨工艺完全去除所述填充的金属顶部表面生成的氧化物和所述低K介电材料表面保留的所述顶部介质阻挡层。
7.根据权利要求1-6任意一项所述的方法，其特征在于，在所述低K介电材料表面淀积的所述顶部介质阻挡层的材料为氮化物或碳化物。
8.根据权利要求7所述的方法，其特征在于，所述顶部介质阻挡层的形成采用等离子体增强化学气相沉积工艺。
9.根据权利要求1所述的方法，其特征在于，所述步骤S1中，所述半导体衬底中形成有前端器件以及前端互连结构。
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