CN103959459A - 忆阻器及制造方法 - Google Patents
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Abstract
提供了忆阻器及其制造。在一个或多个导电通路上形成第一电介质层。通孔在该电介质层中形成并且被填充导电材料。在其上形成第二电介质层，并且形成与被填充的通孔对准并延伸至被填充的通孔的通孔。将反应流体引入通孔中，使得在被填充的通孔内限定导电材料的被反应的部分。然后，用导电材料填充第二电介质层中的通孔，使得限定忆阻器。然后，在忆阻器上并与忆阻器接触形成导电通路，使得每个是可单独地寻址的。
Description
背景技术
忆阻器是一种以可在一范围内调节的非易失性电阻为特征的设备。一旦忆阻器被建立，忆阻器的当前电阻值就可能被感测到有较小变化或没有变化。可以使用忆阻器及其阵列构造各种设备。
然而，已知的忆阻器构造技术有时产生不希望的化学计量比率，表现意想不到的氧化、还原或其它化学物质污染，受到由蚀刻或其它制造工艺造成的损伤，等等。此外，由于已知制造工艺的结果，忆阻器设备的部分有时失准。本教导内容解决上述和其它问题。
附图说明
现在将参照附图通过示例描述本发明的实施例，其中：
图1A-1G共同描绘根据本教导内容的一个示例的制造忆阻器的顺序；
图2描绘根据另一示例制造的包括两个忆阻器的结构；
图3描绘根据另一示例的忆阻器阵列；
图4描绘根据另一示例的设备的框图；
图5描绘根据再一示例的方法的流程图。
具体实施方式
介绍
提供与忆阻器相关的方法和设备。提供忆阻器及它们的制造。在一个或多个导电通路上形成第一电介质层。然后，在该电介质层中形成通孔(via)，并且用导电材料填充该通孔。在其上形成第二电介质层，并且形成与该被填充的通孔对准并延伸至该被填充的通孔的相应通孔。然后，将反应物流体引入通孔内，使得在被填充的通孔内限定导电材料的被反应的部分。
然后，用导电材料填充第二电介质层中的通孔，使得限定相应的忆阻器。然后，在忆阻器上且与忆阻器接触形成导电通路，使得每个忆阻器是可单独寻址的。这样的忆阻器可以在单个晶片或公共基板上的CMOS或其它电路上形成和/或电耦接至单个晶片或公共基板上的CMOS或其它电路。
在一个示例中，一种方法包括：在第一电介质层中限定第一通孔，以及在第一通孔内形成第一导电材料。该方法还包括：在第一电介质层上形成第二电介质层，以及在第二电介质层上限定在第一通孔内对准的且通向第一导电材料的第二通孔。此外，该方法包括：通过第二通孔使第一导电材料的一部分与至少一种流体物质反应。该方法进一步包括：在第二通孔内与第一导电材料的被反应的部分电接触形成第二导电材料。
在另一示例中，一种设备包括：在第一电介质层的第一通孔内形成的第一导电材料。第一导电材料的一部分已与至少一种物质反应，因此限定被反应的部分。该设备还包括在被布置在第一电介质层上的第二电介质层的第二通孔内形成的第二导电材料。第二导电材料与被反应的部分接触。第一导电材料和被反应的部分以及第二导电材料限定以非易失性电阻为特征的忆阻器。
第一说明性系统
现在参照图1A-1G，其共同描绘制造多个忆阻器设备的顺序。图1A-1G的顺序本质上是说明性的而非限制性的。因此，本教导内容构思了其它顺序、方法、设备及系统。
图1A描绘基础电介质材料100。基础电介质材料100的非限制性示例包括硅、二氧化硅、硅的氮化物或硅的碳化物。还可以使用其它合适的非导电材料。在电介质材料100中形成多个导电通路102，并且通过电介质材料100将多个导电通路102支撑在适当位置。每个导电通路102可以由金属或别的合适的导电材料制成。在一个示例中，导电通路102由铜制成。还可以使用其它材料，如但不限于铝或钨。导电通路102可以通过镶嵌工艺形成。可替代地，可以形成金属层，然后对该金属层进行蚀刻以限定导电通路102，此后在它们之间提供电介质填充材料。还可以使用其它合适的制造技术。
基础电介质层100以及下面描述的随后的层可以被形成或被限定在一个或多个其它材料层上。在一个示例中，在互补金属氧化物半导体(CMOS)电路上形成基础电介质层100。因此，可以在单个晶片或公共基板上形成CMOS或其它电路以及根据本教导内容的忆阻器设备。此外，本文构思的忆阻器设备可以电耦接至这种下层的CMOS(或其它)电路并且与其协作。
图1B描绘在基础电介质材料100以及相应的导电通路102上形成或沉积的电介质层104。此外，已经通过光刻和蚀刻对电介质层104进行了处理，以便限定多个通孔106。每个通孔106穿过电介质层104的厚度方向延伸至导电通路102中相应的一个。
在一个示例中，电介质层104由与基础电介质材料100相同的材料制成。还可以使用其它合适的非导电材料。对于非限制性示例，每个通孔106可以由圆形截面的区域(恒定的或逐渐变细的)限定，使得限定类圆柱或截顶锥形的空隙。还可以使用其它合适的几何形状或形状因子。
图1C描绘在相应的通孔106中的每个中形成或沉积的导电材料108。因此，现在每个通孔106被填充导电材料108。导电材料108的非限制性示例包括：钽(Ta)、钽氮化物(TaNx)、钽氧化物(TaOx)、钛(Ti)、钛氮化物(TiNx)、钛氧化物(TiOx)、铪(Hf)、铪氮化物(HfNx)、铪氧化物(HfOx)、钨(W)、钨氮化物(WNx)以及钨氧化物(WOx)。还可以使用其它导电材料或包括两种或更多种适合材料的混合物。对导电材料108的相应部分以及周围的电介质层104进行抛光，以便限定平的表面110。
图1D描绘了在电介质层104和导电材料108的相应部分上形成或沉积的电介质层112。已通过光刻和蚀刻对电介质层112进行了处理，以便限定多个通孔114。每个通孔114穿过电介质层112的厚度方向延伸至导电材料108的多个部分中的相应一个。对于非限制性示例，可以通过任何适合的形状因子(圆柱形、截顶锥等等)限定每个通孔114。此外，每个通孔114与对应的(填充的)通孔106对准。在一个示例中，使用同样的光刻掩膜来限定通孔106和通孔114。
图1E描绘了在相应通孔114中提供或引入的反应流体F1。如本文中所用的，术语“流体”和“反应流体”可以包括气体、液体、等离子相反应物或包括一种或多种反应物质的这些物质的某一组合。通常，“流体”由不能保持剪应力的物质限定，且包括气体、液体和/或物质的等离子相。
对于非限制性示例，流体F1可以包括氧(Ox)，氮(Nx)，硫(S)，碳(C)，硼(B)，或磷(P)，或这些或其它各种物质中的两种或更多种的组合。流体F1与导电材料108的暴露部分发生反应，使得限定相应的被反应的部分116。因此，每个通孔106包括导电材料108的被反应的部分116以及未被反应(即未变化)的部分。
图1F描绘了在相应通孔114中的每个内形成或沉积的导电材料118。因此，每个通孔114被填充导电材料118。然后，导电材料118的每个部分与对应的被反应的部分116接触。导电材料118的非限制性示例包括上面关于导电材料108描述的那些中的任一种。还可以使用其它导电材料或包括两种或更多种合适材料的混合物。对导电材料118的相应部分和周围的电介质层112进行抛光，以便限定平的表面120。
图1G描绘了在电介质层112上并与导电材料118的相应部分中的每个导电接触形成的导电通路122。导电通路122可以由诸如铜、铝、钨等之类的任何合适的导电材料形成。还可以使用其它合适的导电材料。
多个相应的忆阻器124各自由导电材料118的一部分、对应的被反应的部分116以及导电材料108的一部分限定。为了清楚和简单，描绘了总共八个忆阻器124。然而，本教导内容构思了任意合适数量的忆阻器的制造和使用。每个忆阻器124与导电通路102和导电通路122中的对应一个电接触。因此，忆阻器124可以通过对应的导电通路102和导电通路122被单独地寻址(即访问、读取或调节)。
说明性忆阻器
现在将注意力转至图2，图2描绘了相应地包括一对忆阻器202和204的结构200。结构200关于本教导内容是说明性的而非限制性的。还可以形成和使用其它结构、忆阻器、设备及系统。
结构200包括基础电介质材料206。基础材料可以由例如硅氧化物、硅氮化物、硅碳化物或其它像金属氧化物这样的绝缘化合物限定。还可以使用其它合适的材料。结构200还相应地包括导电通路或汇流排(buss-bar)208和210。导电通路208和210中的每个可以由诸如铜、铝等之类的任何适合的导电材料制成。还可以使用其它材料。导电通路208和210被理解为通过镶嵌工艺在基础电介质材料206内形成。还可以使用其它合适的制造技术。
结构200还包括电介质层212和电介质层214。相应的电介质层212和214中的每个可以由与基础电介质层206相同的材料制成，或由一种或多种不同的电介质材料制成。结构200进一步包括导电通路或汇流排216。导电通路216可以由任意合适的导电材料制成，并且以与电介质层214的叠置关系被支撑。
忆阻器202包括被支撑在由电介质层212限定(或位于电介质层212内)的通孔中的第一导电材料218。然后，忆阻器204由被支撑在由电介质材料212限定的通孔内的第一导电材料220限定，或包括第一导电材料220。在一个示例中，相应通孔是通过单掩膜光刻和蚀刻技术形成的。还可以使用其它合适的制造技术。导电材料218和220的量中的每个可以由上面关于导电材料108描述的那些中的任意一个或多个限定，或包括上面关于导电材料108描述的那些中的任意一个或多个。还可以使用其它导电材料。
忆阻器202和204还分别包括第一导电材料218和220的被反应的部分222和224。通过将反应流体引入在电介质层214中形成的相应通孔内，形成被反应的部分222和224。可以通过光刻和蚀刻技术形成电介质层214中的这样的通孔。还可以使用其它合适的制造技术。流体可以由任何适合的元素物质限定，或者包括任何适合的元素物质，如上面关于流体F1描述的那些。
忆阻器202进一步包括在由电介质层214限定的通孔内支撑的第二导电材料226。类似地，忆阻器204包括在由电介质层214限定的对应通孔内支撑的第二导电材料228。在一个示例中，通过单掩膜光刻和蚀刻技术形成相应通孔。还可以使用其它合适的制造技术。导电材料226和228的量中的每个可以由上面关于导电材料108描述的那些中的任意一个或多个限定，或包括上面关于导电材料108描述的那些中的任意一个或多个。还可以使用其它导电材料。
因此，忆阻器202由第一导电材料218、被反应的部分222和第二导电材料226限定，第一导电材料218、被反应的部分222和第二导电材料226分别以串联电路布置连接在导电通路208和216之间。忆阻器202是可通过导电通路208和216使用电信号发送而访问的(即可读的或可调节的)。
然后，忆阻器204由第一导电材料220、被反应的部分224和第二导电材料228限定，第一导电材料220、被反应的部分224和第二导电材料228分别以串联电路布置连接在导电通路210和216之间。因此，忆阻器204是可通过导电通路210和216使用电信号发送而访问的。实际上，根据由图1A-1G描绘的和上面描述的顺序，制造结构200的忆阻器202和204。
由于在电介质层212和214中的每个的光刻期间使用同样的单掩膜，所以基本上保证了相应的通孔和在其中形成的导电材料的对准。此外，被反应的部分222和224不遭受蚀刻化学物质或大气或其它污染物，因为第二导电材料226和228分别是与其直接接触形成的。相对于已知的技术，本教导内容构思了使用减少的掩膜需求且导致具有被改进的对准和材料纯度的构成的忆阻器制造。
说明性忆阻器阵列
现在将注意力转至图3，图3描绘了二乘二阵列300的等距视图。阵列300是说明性的而非限制性的，并且包括依照本教导内容制造的元件。因此，可以依照本教导内容配置、构造或操作其它阵列及网络。如所描绘的，为了清楚，阵列300省略了电介质材料的基础层、第一层和第二层(分别例如206、212和214)。然而应理解，根据本教导内容的忆阻器和阵列包括电介质材料的上述各个层。
阵列300包括第一导电通路302、第二导电通路304、第三导电通路306以及第四导电通路308。所包括的各个导电通路302-308中的每个可以由任意合适的导电材料制成，或包括任意合适的导电材料，对于非限制性示例，如铜、铝、钨、钯、铪氮化物、钛氮化物(TiN)、钽氮化物、钌氧化物等等。还可以使用其它合适的材料。
导电通路302和304被布置在间隔的平行邻接中。然后，导电通路306和308被布置在间隔的平行邻接中，并且大体上与导电通路302和304垂直。此外，导电通路302和304通常叠置在导电通路306和308上，并且与导电通路306和308间隔开，使得还限定出高程偏离(elevation offset)。为本文目的，任意两个导电通路之间的叠置接近或“跨接(cross-over)”被称为“交叉位置”。
阵列300还由位于分别四个交叉位置的四个忆阻器限定。具体地，第一忆阻器310存在于由导电通路302和306限定的交叉位置。第二忆阻器312位于由导电通路304和306限定的交叉位置。第三忆阻器314位于由导电通路302和308限定的交叉位置。此外，第四忆阻器316位于由导电通路304和308限定的交叉位置。
根据本教导内容制造并限定相应的忆阻器310、312、314和316中的每个。例如，基本上可以如上面关于忆阻器124描述的那样限定和制造忆阻器310-316。
阵列300描绘可以通过对应的导电通路302-308被单独地访问(即被调节或被读取)的总共四个忆阻器310-316。对于非限制性示例，可以通过跨交叉杆(crossbar)302和308施加的适当编程电压，将忆阻器314从第一非易失性电阻值调节至另一非易失性电阻值。对电子领域的普通技术人员应当显而易见的是，还可以限定和使用具有任意合适数量的可单独访问的忆阻器的其它阵列。因此，根据实施例、应用、关联电路设计等，阵列的大小可以是一千乘一千或甚至更大，或三维布置。
说明性设备
现在参考图4，图4描绘了根据本教导内容的另一实施例的设备400的框图。设备400本质上是说明性的而非限制性的。因此，构思包括本教导内容的一个或多个方面的其它设备、电路和系统。
设备400包括忆阻器存储阵列控制器(控制器)402。控制器402被配置为对设备400的单独的忆阻器404进行寻址。这样的寻址是通过行控制线406和列控制线408执行的。控制器402还被配置为通过控制线406和408对忆阻器404施加编程电压。
设备400进一步包括多个忆阻器404。每个忆阻器404是依照本教导内容限定的、配置的和操作的。在一个实施例中，如上面关于忆阻器124描述的那样制造忆阻器404中的一个或多个。还可以使用根据本教导内容形成的其它实施例。
忆阻器404被布置为X乘Y的阵列，每个忆阻器404可由控制器402单独地寻址和编程。每个忆阻器404可以被操作为表示数字位、模拟信号电平等的存储单元。在一个示例中，在与被放置在相应控制线406和/或408下方的忆阻器404同样的晶片上，制造控制器402。
图4描绘了被布置为阵列的总共四个忆阻器404。然而，将理解，依照本教导内容，还可以限定和操作包括任意合适数量的匹配的或不同的忆阻器的其它阵列。堆叠图4中描绘的忆阻器阵列以构造三维忆阻器阵列，也是可能的。
设备400还包括其它电路410。依照设备400的正常功能，其它电路410可以包括任意合适的电子或电气电路，或者可以由任意合适的电子或电气电路限定。这样的其它电路的非限制性示例包括功率调整电路、蜂窝通信电路、微处理器或微控制器、计算机网络电路等等。在一个示例中，其它电路或其一部分在与忆阻器404或控制器402同样的晶片或基板上形成。
其它电路410被耦接为从控制器402接收信号以及向控制器402发送信号。在一个非限制性示例中，其它电路410被配置为向控制器402发送数字值以及从控制器402接收数字值。然后，控制器402将这样的数字值作为二进制位存储在忆阻器404内，以及获取这样的数字值。通过将忆阻器404中对应一个的非易失性电阻调节至对应的值或在一范围内，存储每个二进制位。然后，通过合适的电信号发送，可以从忆阻器404中读取或获取二进制位。还可以使用其它操作方案。
说明性方法
现在将注意力转向图5，图5描绘根据本教导内容的另一示例的方法的流程图。图5的方法包括特定步骤且以特定的执行顺序执行。然而，应理解，还可以使用包括其它步骤的、省略所描述的步骤中的一个或多个的或以其它执行顺序执行的其它各种方法。因此，图5的方法关于本教导内容是说明性的而非限制性的。为了理解图5的方法，还参考图1A-1G。
在500处，在基础电介质层内形成平行导体。为了本示例的目的，不同的平行导体102在基础电介质材料100中由铜制成。通过镶嵌工艺形成平行导体102。此外，平行导体102和基础电介质层100被抛光为彼此平齐，以限定平的表面。
在502处，沉积第一电介质层。为了本示例的目的，在平行导体102和基础电介质层100上形成一层电介质材料104。
在504处，通过光刻和蚀刻在第一电介质层中形成第一通孔。为了本示例的目的，光刻掩膜被用来在该层电介质材料104中为多个相应的通孔106限定位置。然后，通过对电介质材料104进行蚀刻，限定通孔106。每个通孔106被放置为与对应的导体102叠置对准。注意，任何特定导体102可以具有与其叠置对准形成的任意数量的通孔106，使得在电介质材料104中限定矩阵或“格栅(gridwork)”。
在506处，所有第一通孔被填充导电材料，并且被抛光为与第一电介质层平齐。为了本示例的目的，每个通孔106被填充导电材料108。在一个非限制性示例中，每个通孔106被填充钛(Ti)。然后，导电材料108的相应部分(或体积)被抛光为与第一电介质层104平齐，使得限定平的表面110。
在508处，沉积第二电介质层。为了本示例的目的，在平行导体102和基础电介质层100上形成一层电介质材料112。
在510处，通过光刻和蚀刻，在第二电介质层中形成第二通孔。为了本示例的目的，与上面在步骤504中使用的同样的光刻掩膜被用来在该层电介质材料112中为多个相应的通孔114限定位置。然后，通过蚀刻限定通孔114。每个通孔114被放置为与导电材料108的对应部分叠置对准。
在512处，通过第二通孔，使每个第一通孔中的导电材料的一部分发生反应。为了本示例的目的，在每个通孔114中引入包括至少一种反应物质的反应流体。在一个非限制性示例中，流体F1是或包括氧气(O2)。流体F1与导电材料108的每个部分的一部分(但非全部)反应，使得限定对应的多个被反应的部分116。
在514处，所有第二通孔被填充导电材料，并且被抛光为与第二电介质层平齐。为了本示例的目的，每个通孔114被填充导电材料118。在一个非限制性示例中，每个通孔114被填充钛(Ti)。然后，相应量的导电材料118被抛光为与第二电介质层112平齐，使得限定平的表面120。
在516处，在第二电介质层上形成平行导体。为了本示例的目的，在第二电介质材料112上用铜制成不同的平行导体122。因此，限定多个不同的忆阻器124，每个包括导电材料108的一部分、被反应的部分116以及导电材料118的一部分。
每个忆阻器124与导体102(下面)以及导体122(上面)导电地接触。每个忆阻器124形成在或被布置在由特定导体102和特定导体122限定的交叉位置，使得可以单独访问(即读取或调节)每个忆阻器124。
为了清楚，将上面的方法描述为按顺序发生的分立步骤。然而，具有半导体制造或相关领域的普通技能的人员应意识到，本教导内容的过程或操作步骤中的至少一些可以同时或基本同时发生。
通常且没有限制，本教导内容构思了忆阻器及它们的制造方法。通过镶嵌或其它合适的工艺在基础电介质材料内限定一个或多个导电通路或汇流排。导电通路和基础电介质材料被抛光为平齐，以限定平的表面。
在导电通路和基础电介质层上形成或沉积第一电介质层。单掩膜光刻和蚀刻工艺被用来限定第一电介质层内的多个通孔，每个通孔穿过第一电介质层延伸至下面的导电通路。因此，可以限定这样的通孔的矩阵或类网格图案。在第一电介质层中的每个通孔内形成(沉积或生长)导电材料，使得限定导电材料的多个部分。然后，抛光导电材料的多个部分以及第一电介质层，以限定平的表面。
然后，在第一电介质层和经填充的通孔上形成或沉积第二电介质层。使用与对第一电介质层使用的同样的掩膜，使用光刻和蚀刻工艺来在第二电介质层内限定多个通孔。每个第二通孔与第一电介质层中经填充的通孔中的下面一个，且延伸至第一电介质层中经填充的通孔中的下面一个。包括一种或多种反应物质的反应流体被引入第二电介质层的通孔中，使得使导电材料的每个部分中的一部分发生反应。因此，在第一电介质层的通孔内限定被反应的部分。
然后，在第二电介质层中的每个通孔内形成导电材料，导电材料与被反应的部分中相应的一个导电地接触。因此，限定多个忆阻器，每个忆阻器包括导电材料的两个各自部分以及被反应的部分。然后，抛光导电材料的多个部分以及第二电介质层，以限定平的表面。
在第二电介质材料上限定一个或多个导电通路或汇流排。每个忆阻器与对应的一对导电通路导电地接触，并且通过对应的一对导电通路可单独地寻址。可以通过适当的电信号发送来调节(即编程或改变)每个忆阻器的非易失性电阻。还可以读取(即确定)每个的非易失性电阻，同时将当前值保持在公差范围内。
通常，前面的描述旨在是说明性的而非限制性的。在阅读上面的描述时，除所提供的示例以外的许多实施例和应用会对本领域的技术人员是显而易见的。不应参照上面的描述来确定本发明的范围，而作为替代应参照所附权利要求以及这样的权利要求享有权利的等同物的全部范围来确定本发明的范围。
预期和希望，本文讨论的领域中将发生未来的发展，并且所公开的系统及方法会被包含在这样的未来实施例中。总之，应理解，本发明能够进行修改和改变且仅由下面的权利要求限制。
Claims (15)
1.一种方法，包括：
在第一电介质层中限定第一通孔；
在所述第一通孔内形成第一导电材料；
在所述第一电介质层上形成第二电介质层；
在所述第二电介质层中限定第二通孔，所述第二通孔对准所述第一通孔内并通往所述第一导电材料；
通过所述第二通孔，使所述第一导电材料的一部分与至少一种流体物质发生反应；以及
在所述第二通孔内形成第二导电材料，所述第二导电材料与所述第一导电材料的被反应的部分电接触。
2.根据权利要求1所述的方法，进一步包括：
形成由基础电介质层支撑的第一导电通路；
在所述第一导电通路和所述基础电介质材料上形成所述第一电介质层，之后与所述第一导电通路电接触地执行所述形成第一导电材料；以及
形成在所述第二电介质层上且与所述第二导电材料电接触的第二导电通路。
3.根据权利要求2所述的方法，所述基础电介质层叠置在互补金属氧化物半导体(CMOS)电路上。
4.根据权利要求2所述的方法，所述第一通孔中的所述第一导电材料是与所述第一导电通路电接触而形成的。
5.根据权利要求1所述的方法，至少所述第一导电材料或所述第二导电材料包括钽(Ta)、钽氮化物(TaNx)、钽氧化物(TaOx)、钛(Ti)、钛氮化物(TiNx)、钛氧化物(TiOx)，铪(Hf)、铪氮化物(HfNx)、铪氧化物(HfOx)、钨(W)、钨氮化物(WNx)或钨氧化物(WOx)。
6.根据权利要求1所述的方法，所述至少一种流体物质包括氧(Ox)、氮(Nx)、硫(S)、碳(C)、硼(B)或磷(P)。
7.根据权利要求1所述的方法，所述第一导电材料与所述第二导电材料不同。
8.根据权利要求1所述的方法，所述第一导电材料与所述第二导电材料相同。
9.根据权利要求1所述的方法，通过同样的光刻掩膜，执行所述在第一电介质层中限定第一通孔以及所述在所述第二电介质层中限定第二通孔。
10.根据权利要求1所述的方法，所述第一导电材料和所述第一导电材料的所述被反应的部分以及所述第二导电材料限定忆阻器。
11.一种设备，包括：
在第一电介质层的第一通孔内形成的第一导电材料，所述第一导电材料的一部分与至少一种物质发生反应，因此限定被反应的部分；以及
在第二电介质层的第二通孔内形成的第二导体材料，所述第二电介质层被布置在所述第一电介质层上，所述第二导电材料与所述被反应的部分接触，所述第一导电材料和所述被反应的部分以及所述第二导电材料限定忆阻器，所述忆阻器以非易失性电阻为特征。
12.根据权利要求11所述的设备，进一步包括控制器，所述控制器被配置为将所述非易失性电阻调节至一范围内的一个或多个值。
13.根据权利要求12所述的设备，所述忆阻器和所述控制器由公共基板支撑。
14.根据权利要求12的所述设备，所述控制器进一步被配置为感测所述非易失性电阻的当前值。
15.根据权利要求14所述的设备，所述控制器进一步被配置为执行所述感测，同时将所述非易失性电阻的所述当前值保持在容限范围内。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20161010 Address after: American Texas Applicant after: HEWLETT PACKARD ENTERPRISE DEVELOPMENT LP Address before: American Texas Applicant before: Hewlett-Packard Development Company, Limited Liability Partnership |
|
| GR01 | Patent grant | ||
| GR01 | Patent grant |