KR102198574B1 - 유연성 자가 정류 분자 멤리스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 기계적으로 유연하고 자가 정류 특성이 우수하며, 생물학적 시냅스(Synapse)를 모방할 수 있는 기초가 되는 동적 메모리 효과를 제공하는 유연성 자가 정류 분자 멤리스터 및 그 제조방법에 관한 것이다. 본 발명에 따른 유연성 자가 정류 분자 멤리스터는 기판과 상기 기판 상에 형성되는 하부 전극을 포함한다. 또한, 상기 하부 전극 상에는 이온 전도성을 갖는 일함수 변환 물질로 이루어지는 고분자 중간층이 형성되고, 상기 고분자 중간층 상에는 유기 반도체가 형성된다. 상기 유기 반도체 상에는 상부 전극이 형성되며, 상기 하부 전극에는 전원의 음극이 연결되고, 상기 상부 전극에는 전원의 양극이 연결된다.
Description
본 발명은 유연성 자가 정류 분자 멤리스터 및 그 제조방법에 관한 것으로서, 기계적으로 유연하고 자가 정류 특성이 우수하며, 생물학적 시냅스(Synapse)를 모방할 수 있는 기초가 되는 동적 메모리 효과를 제공하는 유연성 자가 정류 분자 멤리스터 및 그 제조방법에 관한 것이다.
멤리스터(Memristor)는 전하와 자속을 연결하는 나노 스케일의 수동소자로서, 전하의 양을 기억하고 기억된 전하량에 따라 저항이 변화하는 특성을 갖는다. 또한, 멤리스터는 레지스터(resistor), 커패시터(capacitor) 및 인덕터(inductor)와 함께 전기 회로의 기본 구성 중 하나이다.
이러한 멤리스터는 일반적으로 레지스터가 담당하는 다양한 역할을 수행하는 점에서는 상기 레지스터와 유사하나, 레지스터와는 달리 인가된 전압의 방향과 크기에 따라 저항을 변경할 수 있으며, 전압이 차단되더라도 그의 저항을 기억하는 능력이 있다. 따라서, 멤리스터는 이를 이용하여 테라비트(terabit) 메모리와 신경망 회로 구성에 의한 결함 인정 소자 등의 새로운 논리 회로 구성을 가능하게 하는 신개념 소자이며, 나노 기술을 기반으로 하는 차세대 메모리 분야에도 관련된다.
또한, 개별 멤리스터는 다기능 트랜지스터의 역할을 수행할 수 있기 때문에 7개에서 12개까지의 트랜지스터들을 대신할 수 있으며, 에너지 소모 및 부팅 시간을 획기적으로 줄일 수 있는 등 소자의 기능을 향상시킬 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 종래의 단점을 해결한 것으로서, 시장성이 확대되고 있는 웨어러블(Wearable) 및 폴더블(Foldable) IT 기기에 적합하도록 기계적으로 유연한 멤리스터를 제공하고자 하는데 그 목적이 있다. 또한, 자가 정류 특성과 메모리 효과를 갖는 멤리스터를 제공하고자 하는데 그 목적이 있다.
이러한 기술적 과제를 이루기 위한 본 발명의 일 측면에 따른 유연성 자가 정류 분자 멤리스터는 기판과 상기 기판 상에 형성되는 하부 전극을 포함한다. 이때, 상기 기판은 PET(Polyethylene terephthalate)로 이루어지는 투명 기판이고, 상기 하부 전극은 ITO(Indium-tin-oxide)로 이루어지는 것이 바람직하다.
또한, 상기 하부 전극 상에는 이온 전도성을 갖는 일함수 변환 물질로 이루어지는 고분자 중간층이 형성된다. 상기 고분자 중간층은 PEIE(Polyethylenimine ethoxylated)로 이루어지는 것이 바람직하다.
또한, 상기 고분자 중간층 상에는 유기 반도체가 형성된다. 이때, 상기 유기 반도체는 DNTT(Dinaphtho thieno thiophene)로 이루어지는 것이 바람직하다. 상기 유기 반도체 상에는 상부 전극이 형성된다. 또한, 상기 하부 전극에는 전원의 음극이 연결되고, 상기 상부 전극에는 전원의 양극이 연결된다.
또한, 본 발명의 다른 측면에 따른 유연성 자가 정류 분자 멤리스터 제조방법은 기판(100)을 형성하는 단계(S10), 상기 기판(100) 위에 하부 전극(200)을 형성하는 단계(S20) 및 상기 하부 전극(200) 상에 PEIE(Polyethylenimine ethoxylated)로 이루어지는 고분자 중간층(300)을 형성하는 단계(S30)를 포함한다.
이때, 상기 기판은 PET(Polyethylene terephthalate)로 제작되는 것이 바람직하다. 또한, 상기 고분자 중간층은 희석된 PEIE(Polyethylenimine ethoxylated) 용액을 하부 전극 위에 3000rpm으로 60초 동안 스핀 코팅(spin-coating) 한 후에 100℃에서 10분 동안 어닐링(annealing)하여 제조된다.
또한, 상기 고분자 중간층 상에 DNTT(Dinaphtho thieno thiophene)로 이루어지는 유기 반도체층을 형성하는 단계(S40) 및 상기 유기 반도체층 상에 상부 전극을 형성하는 단계(S50)를 포함한다. 이때, 상기 유기 반도체층은 DNTT(Dinaphtho thieno thiophene)를 3 x 10-6 토르(Torr)의 기압 하에서 0.02nm/s의 속도로 진공 증착하여 제조된다.
이상에서 설명한 바와 같이, 본 발명에 따른 유연성 자가 정류 분자 멤리스터 및 그 제조방법은 기계적으로 유연하여 미래의 웨어러블(Wearable) 전자기기 및 폴더블(Foldable) IT 기기에 적합하고, 환경 모니터링 및 건강 진단 도구에 두뇌 모사형 고에너지 효율 신호 처리 및 자가 학습 서비스 기능을 부여할 수 있는 효과가 있다. 또한, 자가 정류 특성과 메모리 효과를 통해 차세대 메모리 분야와 뉴로모픽 컴퓨팅에서 활용할 수 있는 효과가 있다.
도 1 및 도 2는 본 발명의 실시 예에 따른 유연성 자가 정류 분자 멤리스터의 구조를 나타내는 도면이다.
도 3은 PEIE(Polyethylenimine ethoxylated)의 화학 구조를 나타내는 도면이다.
도 4는 DNTT(Dinaphtho thieno thiophene)의 화학 구조를 나타내는 도면이다.
도 5는 본 발명의 실시 예에 따른 유연성 자가 정류 분자 멤리스터에 대한 전류-전압 곡선을 나타내는 도면이다.
도 6a는 본 발명의 실시 예에 따른 유연성 자가 정류 분자 멤리스터에 대한 반대수 전류-전압 곡선을 나타내는 도면이다.
도 6b는 본 발명의 실시 예에 따른 유연성 자가 정류 분자 멤리스터의 전기장 동작을 나타내는 도면이다.
도 6c는 본 발명의 실시 예에 따른 유연성 자가 정류 분자 멤리스터의 입력 전압 펄스(pulse)와 출력 전류에 대한 트랜전트(transient)를 나타내는 도면이다.
도 6d는 본 발명의 실시 예에 따른 유연성 자가 정류 분자 멤리스터에 대한 전류 안정화(stabilization)를 나타내는 도면이다.
도 7은 본 발명의 실시 예에 따른 유연성 자가 정류 분자 멤리스터 제조방법을 나타내는 순서도이다.
도 3은 PEIE(Polyethylenimine ethoxylated)의 화학 구조를 나타내는 도면이다.
도 4는 DNTT(Dinaphtho thieno thiophene)의 화학 구조를 나타내는 도면이다.
도 5는 본 발명의 실시 예에 따른 유연성 자가 정류 분자 멤리스터에 대한 전류-전압 곡선을 나타내는 도면이다.
도 6a는 본 발명의 실시 예에 따른 유연성 자가 정류 분자 멤리스터에 대한 반대수 전류-전압 곡선을 나타내는 도면이다.
도 6b는 본 발명의 실시 예에 따른 유연성 자가 정류 분자 멤리스터의 전기장 동작을 나타내는 도면이다.
도 6c는 본 발명의 실시 예에 따른 유연성 자가 정류 분자 멤리스터의 입력 전압 펄스(pulse)와 출력 전류에 대한 트랜전트(transient)를 나타내는 도면이다.
도 6d는 본 발명의 실시 예에 따른 유연성 자가 정류 분자 멤리스터에 대한 전류 안정화(stabilization)를 나타내는 도면이다.
도 7은 본 발명의 실시 예에 따른 유연성 자가 정류 분자 멤리스터 제조방법을 나타내는 순서도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면부호를 붙였다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "…부", "…기", "…모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 또는 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
도 1 및 도 2는 본 발명의 실시 예에 따른 유연성 자가 정류 분자 멤리스터의 구조를 나타내는 도면이다. 즉, 도 1은 본 발명의 실시 예에 따른 유연성 자가 정류 분자 멤리스터 디바이스(Device)의 구조를 나타내는 도면이고, 도 2는 상기 유연성 자가 정류 분자 멤리스터 디바이스(Device)의 구조를 구체화하여 나타내는 도면이다.
본 발명은 고성능 신경 모사 컴퓨팅(Neuromorphic computing)을 위한 반도체 소자이다. 즉, 뉴로모픽 시스템(Neuromorphic system)에서 신경 세포(Neuron) 간 신호 전송 매개체 역할을 하는 시냅스 소자에 관한 것이다.
일반적으로 멤리스터(Memristor)는 높은 집적도와 낮은 공정 복잡성을 갖는 시냅스 소자이지만, 종래의 금속 산화물(Ti, Ha, Al 산화체 등)을 사용한 멤리스터(Memristor)는 기계적으로 유연하지 않아, 웨어러블(Wearable) 및 폴더블(Foldable) IT 기기에는 적합하지 않다.
또한, 강유전성 및 전해질 반도체를 활성층으로 사용하는 경우에는 메모리와 전하 수송의 기능이 한곳에 집중되어 응답 속도, 전류 밀도, 데이터 레벨 및 전기적 휘발성의 조절이 제한적이게 된다. 따라서, 고분자 기판 및 분자 반도체 재료를 포함하는 고유연성 시냅스 뉴로모픽 소자를 통해 전하 수송과 메모리 기능을 물리적으로 분리하여 사용자 중심의 성능 최적화가 가능한 오픈 플랫폼을 제공하고자 한다.
도 1에서 도시된 바와 같이 본 발명의 실시 예에 따른 유연성 자가 정류 분자 멤리스터(10)는 기판(100)과, 기판(100) 상에 적층되는 하부 전극(200)을 포함한다. 여기에서, 기판(100)은 PET(Polyethylene terephthalate)층(110)으로 이루어지는 투명 기판이 바람직하다. 또한, 하부 전극(200)은 ITO(Indium-tin-oxide, 산화인듐주석)층(210)으로 이루어져 PET(Polyethylene terephthalate)층(110) 상에 적층되는 투명 하부 전극이 바람직하다.
즉, ITO(Indium-tin-oxide)층(210)은 PET(Polyethylene terephthalate)층(110) 상에 코팅(Coating)되어 적층된다. 여기에서, PET층(110)은 기계적으로 유연한 플라스틱 기판으로서, PET층(110) 위에 형성된 ITO(Indium-tin-oxide)층(210)은 표면저항(surface resistivity)이 60Ω/sq로 제작되는 것이 바람직하다.
이와 같은 본 발명의 실시 예에 따른 유연성 자가 정류 분자 멤리스터(10)는 유기 물질의 저온 가공성으로 인해 열에 민감한 플라스틱 기판에 디바이스(device)를 제작함으로써 기계적으로 유연한 신경 회로(neurmorphic circuits)를 구현할 수 있다.
하부 전극(200)에는 전원의 음극(-)이 연결될 수 있다. 또한, 하부 전극(200) 상에는 이온 전도성을 갖는 일함수 변환 물질로 이루어지는 고분자 중간층(300)이 적층된다. 고분자 중간층(300)은 PEIE(Polyethylenimine ethoxylated, 에톡시화된 폴리에틸렌이민)로 이루어지는 PEIE층(310)이 바람직하다.
도 3은 PEIE(Polyethylenimine ethoxylated)의 화학 구조를 나타내는 도면이고, 도 4는 DNTT(Dinaphtho thieno thiophene)의 화학 구조를 나타내는 도면이다. 상기 PEIE는 도 3의 화학 구조를 갖는 고분자층으로서, 하부 전극(200) 상에 PEIE 고분자층이 적층되면 PEIE에 포함되어 있는 아민기의 표면 쌍극자(Surface dipole)로 인해 하부 전극(200)의 일 함수를 낮추어 주게 된다.
즉, PEIE는 이온 전도성을 갖는 일 함수(work function) 변환 물질이다. 도 3의 화학 구조에서 x, y, z는 반복단위로서 각각 독립적으로 1 내지 50의 정수일 수 있다. 또한, PEIE 분자는 기능기인 아민기(NH2)를 포함하고 있는데, 이 아민기로 인해 표면 쌍극자(Surface dipole)가 형성되고, 이로 인해 하부 전극(200)의 일 함수를 낮추는 역할을 할 수 있다.
여기에서, PEIE층(310)은 희석된 PEIE(Polyethylenimine ethoxylated) 용액을 하부 전극(200) 위에 3000rpm으로 60초 동안 스핀 코팅(spin-coating) 한 후에 100℃에서 10분 동안 어닐링(annealing)하여 제조된다.
또한, 고분자 중간층(300) 상에는 유기 반도체층(400)이 적층 된다. 이때, 유기 반도체층(400)은 DNTT(Dinaphtho thieno thiophene, 디나프토 티에노 티오펜)로 이루어지는 DNTT 분자층(410)이 바람직하다.
상기 DNTT는 안정적이고 이동성이 높은 유기 반도체 물질이다. 또한, DNTT는 낮은 전자 친화도를 갖는 정공(hole) 수송성 물질이다. 본 발명의 실시 예에 따른 유연성 자가 정류 분자 멤리스터에서 상기 DNTT는 정공(hole)을 수송하는 역할을 한다.
이때, DNTT 분자층(410)은 DNTT(Dinaphtho thieno thiophene)를 3 x 10-6 토르(Torr)의 기압 하에서 0.02nm/s의 속도로 PEIE층(310) 상에 진공 증착하여 제조된다. 이와 같이 형성된 DNTT 분자층(410)의 두께는 200nm가 바람직하다.
또한, 유기 반도체층(400) 상에는 상부 전극(500)이 형성된다. 즉, 상부 전극(500)이 유기 반도체층(400) 상에 증착되어 제조된다. 이때, 상부 전극(500)은 Au, Al, In, Sn, Zn, Cu, Mn, Ni, Co, Fe 및 Pt 중에서 어느 하나로 이루어질 수 있다. 상부 전극(500)의 두께는 50nm로 이루어지는 것이 바람직하다. 또한, 상부 전극(500)에는 전원의 양극(+)이 연결될 수 있다.
한편, 상기 유연성 자가 정류 분자 멤리스터 디바이스(Device)의 제조는 실온 환경(ambient atmosphere)에서 수행되는 것이 바람직하다.
도 5는 본 발명의 실시 예에 따른 유연성 자가 정류 분자 멤리스터(10)에 대한 전류-전압 곡선(I-V 곡선)을 나타내는 도면이다. 즉, 도 1 및 도 2의 유연성 자가 정류 분자 멤리스터(10)에 대해 전압 스윕(voltage sweeps)을 6회 반복 수행하여 추출된 전압에 대한 전류의 히스테리시스(Hysteresis)를 나타내는 그래프이다.
여기에서, 전압은 6V의 고정 전압을 인가하여 상대적인 전류 레벨을 추출한다. 또한, 도 5에서 화살표는 히스테리시스(Hysteresis)의 방향을 나타낸다. 이는 6회 반복 수행된 도 5의 모든 곡선에 대해 동일한 방향성을 갖는다. 도 5에서 도시된 바와 같이 본 발명의 실시 예에 따른 유연성 자가 정류 분자 멤리스터(10)는 히스테리시스(hysteresis)의 특징을 강하게 나타낸다.
즉, 유연성 자가 정류 분자 멤리스터(10)의 상부 전극(500)에 전압을 인가하여 입력 전압의 크기를 변동하면 전압에 따른 전류의 동적 히스테리시스(Dynamic hysteresis)가 나타난다. 도 5에서 나타난 것과 같은 동적 히스테리시스(Hysteresis)는 STDP(Spike-time-dependent-plasticity) 및 EPSC(Excitatory postsynaptic current)와 같이 멤리스터에서 시냅스(synaptic) 동작을 관찰하기 위한 전제 조건으로 간주된다.
또한, 본 발명의 실시 예에 따른 유연성 자가 정류 분자 멤리스터(10)는 도 5에서 나타난 바와 같이 전압 스윕(voltage sweep)이 반복되면 순방향 바이어스의 레짐 전류(regime current)가 점차 감소하면서 히스테리시스(hysteresis)가 계속해서 나타난다. 이는 본 발명의 실시 예에 따른 유연성 자가 정류 분자 멤리스터(10)가 새로운 유형의 동적 메모리(dynamic memory)로 사용될 수 있다는 것을 나타낸다.
즉, 본 발명의 실시 예에 따른 유연성 자가 정류 분자 멤리스터(10)가 자가 정류 저항 메모리 또는 멤리스터(memristor)로 사용됨으로써 외부 선택 요소에 대한 의존도가 낮은 크로스바(cross-bar) 어레이를 구성할 수 있다. 또한, 역동적인 전류의 감소와 회복이 시냅스 틈새에서 신경 전달 물질(neurotransmitters)의 일시적인 방출과 재흡수를 모방하는 생물의 단기적인 가소성을 재현하기 위해 사용될 수 있다.
도 6a는 본 발명의 실시 예에 따른 유연성 자가 정류 분자 멤리스터(10)에 대한 반대수(semi-logarithmic) 전류-전압 곡선을 나타내는 도면이고, 도 6b는 본 발명의 실시 예에 따른 유연성 자가 정류 분자 멤리스터(10)의 전기장 동작을 나타내는 도면이다.
즉, 도 6a는 디바이스(Device)에 대한 반대수(semi-logarithmic) 이중 스윕(sweep)을 표시하는 전류-전압 플롯(I-V plot)이다. 도 6a는 유연성 자가 정류 분자 멤리스터(10)에 대한 반복적인 측정으로 인해 측정값이 변경되기 전의 디바이스 초기 특성을 나타낸다.
도 6a에서의 극소 최소값은 제로 전류를 생성하는 평형 조건에 대응된다. 따라서, 도 6a에 나타나는 두 개의 절반 플롯(plot)에서 실질적으로 먼 밸리 전압(valley voltage)은 단일 측정 과정에서 강한 정전기 재분포의 존재를 증명한다. 또한, 도 6a에는 4개의 동작점이 각각 숫자로 표시된다. 또한, 도 6b에는 도 6a의 4개 동작점에 대응되는 전기장이 디바이스에 표시되어 있다.
따라서, 도 6a의 4개 동작점과 대응되는 도 6b의 도면을 참조하여 관련된 메카니즘(mechanism)을 설명할 수 있다. 도 6b에서 Eapp는 인가된 전기장(electric field)을 나타내고, Eind는 PEIE층(310)의 경계 또는 경계 내에서 극성 성분의 재구성에 의해 유도된 전기장을 나타낸다. 또한, 도 6b에서 화살표의 길이는 전기장의 강도를 나타낸다.
도 6a 및 도 6b에서 도시된 바와 같이 디바이스(Device)의 스윕(sweep)이 시작되는 동작점(A1)에서는 강한 전기장(Eapp)이 인가된다. 즉, 유연성 자가 정류 분자 멤리스터(10)의 상부 전극(500)에 -6V의 강한 음극 전압이 인가되고, 도 6b의 대응되는 첫 번째 도면(A2)에서 도시된 바와 같이 강한 역 바이어스로 인해 DNTT 분자층(410)에 역방향(우측 방향)의 강한 전기장이 나타난다.
이때, PEIE층(310)에는 인가된 전기장(electric field) Eapp에 의해 전기장 Eind가 Eapp와 반대 방향(좌측 방향)으로 유도되어 나타난다.
또한, 디바이스에 인가되는 역 바이어스를 감소시키면(B1), Eapp는 감소하게 된다(B2). 하지만 유도된 Eind는 전기장을 유지하는 경향이 있어 0V 이전의 동작점(B1)에서 먼저 평형을 이루게 된다.
또한, 유연성 자가 정류 분자 멤리스터(10)에 강한 순방향 바이어스를 인가하면(C1) 정공(hole) 전류가 급격하게 증가하게 되고, DNTT 분자층(410)에 순방향(좌측 방향)의 강한 전기장이 나타난다(C2). 이와 같이 생성된 Eapp는 Eind의 전기장 방향을 재조정할 수 있을 만큼 충분히 강해진다.
또한, 유연성 자가 정류 분자 멤리스터(10)에 인가되는 순방향 바이어스를 감소시키면(D1) Eapp는 감소하게 된다(D2). 또한, 유도된 Eind는 전기장을 유지하는 경향이 있어 0V보다 높은 양 전압(Positive V, D1)에서 평형이 나타난다.
이와 같이 본 발명의 실시 예에 따른 유연성 자가 정류 분자 멤리스터(10)에서 관찰된 메모리 기능은 벌크(bulk) 속성보다는 결합된 인터페이스 속성에서 비롯된다는 것을 알 수 있다. 또한, 전류 운반 매체의 구조적 진화로 인한 종래의 멤리스터와 비교할 때 본 발명의 실시 예에 따른 유연성 자가 정류 분자 멤리스터(10)에서 물리적으로 분리된 메모리와 전송 기능은 더 큰 조정 가능성을 제공할 수 있다. 특히, PEIE의 형태와 두께는 국부적인 전기장 분포에 영향을 줄 수 있어 멤리스터의 전반적인 특성에 실질적인 영향을 줄 수 있다.
도 6c는 본 발명의 실시 예에 따른 유연성 자가 정류 분자 멤리스터의 입력 전압 펄스(pulse)와 출력 전류에 대한 트랜전트(transient)를 나타내는 도면이고, 도 6d는 본 발명의 실시 예에 따른 유연성 자가 정류 분자 멤리스터에 대한 전류 안정화(stabilization)를 나타내는 도면이다. 즉, 도 6d는 디바이스의 전압 전류 트랜전트(transient)에서 전류 안정화(stabilization) 동안 시간 상수 τ를 결정하는 것을 나타내는 도면이다.
본 발명의 실시 예에 따른 유연성 자가 정류 분자 멤리스터(10)의 동작에 대한 더 많은 정보가 입력 전압 펄스(pulse)와 출력 전류의 트랜전트(transient) 측정에 의해 추출될 수 있다. 본 발명의 실시 예에 따른 유연성 자가 정류 분자 멤리스터(10)는 측정 전에 초기화될 수 있다.
도 6c의 시간 t=0에서 6V의 상수 전압이 유연성 자가 정류 분자 멤리스터(10)에 인가되고, 그 결과로 시간에 따라 변화하는 전류(I)가 나타난다. 도 6c에 도시된 바와 같이 전류(I)는 상대적으로 신속하게 최대값에 도달하고, 느린 안정화가 나타난다.
이때의 물리적 상황은 전기장이 없는 노필드(no-field) 조건으로부터 도 6b의 C2로 직접 이동하는 것과 같다. 따라서, 전류 트랜전트(transient)는 Eapp의 효과를 감소시키는 Eind의 느린 형성을 반영하고, 이는 전류 트랜전트(transient)에서 초기의 감소와 안정화의 발생을 본질적으로 설명한다.
이러한 이완 동작을 모델링하기 위해 도 6d에서 도시된 바와 같이 전류(I)가 최대값에 도달할 때 시작하는 시프트(Shift)된 시간 변수 t*를 정의한다. 또한, 도 6c의 데이터로부터 최대 전류값(Im)과 안정화 전류값(Is)를 추출할 수 있다.
이러한 각 파라미터(parameter)를 정리하면, 아래의 [수학식 1]을 추출할 수 있다.
[수학식 1]
여기에서, t*는 전류(I)가 최대값에 도달할 때 시작하는 시프트(Shift)된 시간 변수이고, Im은 입력 전압 펄스(pulse)에 따른 출력 전류의 트랜전트(transient)에서 최대 전류값을 나타낸다. 또한, Is는 입력 전압 펄스(pulse)에 따른 출력 전류의 트랜전트(transient)에 대한 안정화 전류값을 나타낸다.
상기 수학식의 항을 정리하면, 시간 상수 τ는 도 6d에서 주어진 회귀(regression)로부터 추출될 수 있다. 도 6d의 전반적인 선형성은 지수 함수를 지원하지만, 높은 t*에서의 편차는 I(t * )가 Is에 충분히 근접하고 수직축에 대한 전체 표현이 0(zero)이 되는 로그 스케일에서 증폭된 노이즈로 나타날 수 있다.
이와 같이 본 발명의 실시 예에 따른 유연성 자가 정류 분자 멤리스터(10)는 의도된 극성 변화를 통해 생물학적 시냅스(synapse)를 모방할 수 있는 기초가 되는 동적 메모리 효과를 제공할 수 있다.
도 7은 본 발명의 실시 예에 따른 유연성 자가 정류 분자 멤리스터 제조방법을 나타내는 순서도이다. 본 발명의 실시 예에 따른 유연성 자가 정류 분자 멤리스터 제조방법은 기판(100)을 형성하는 단계(S10), 상기 기판(100) 위에 하부 전극(200)을 형성하는 단계(S20) 및 상기 하부 전극(200) 상에 PEIE(Polyethylenimine ethoxylated)로 이루어지는 고분자 중간층(300)을 형성하는 단계(S30)를 포함할 수 있다.
이때, 기판(100)은 PET(Polyethylene terephthalate)로 제작되는 것이 바람직하다. 또한, 고분자 중간층(300)은 희석된 PEIE(Polyethylenimine ethoxylated) 용액을 하부 전극(200) 위에 3000rpm으로 60초 동안 스핀 코팅(spin-coating) 한 후에 100℃에서 10분 동안 어닐링(annealing)하여 제조된다.
또한, 고분자 중간층(300) 상에 DNTT(Dinaphtho thieno thiophene)로 이루어지는 유기 반도체층(400)을 형성하는 단계(S40) 및 유기 반도체층(400) 상에 상부 전극(500)을 형성하는 단계(S50)를 포함한다. 이때, 유기 반도체층(400)은 DNTT(Dinaphtho thieno thiophene)를 3 x 10-6 토르(Torr)의 기압 하에서 0.02nm/s의 속도로 진공 증착하여 제조된다.
이상으로 본 발명에 관한 바람직한 실시 예를 설명하였으나, 본 발명은 상기 실시 예에 한정되지 아니하며, 본 발명의 실시 예로부터 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의한 용이하게 변경되어 균등하다고 인정되는 범위의 모든 변경을 포함한다.
10 : 유연성 자가 정류 분자 멤리스터
100 : 기판 110 : PET층
200 : 하부 전극 210 : ITO층
300 : 고분자 중간층 310 : PEIE층
400 : 유기 반도체 층 410 : DNTT 분자층
500 : 상부 전극
100 : 기판 110 : PET층
200 : 하부 전극 210 : ITO층
300 : 고분자 중간층 310 : PEIE층
400 : 유기 반도체 층 410 : DNTT 분자층
500 : 상부 전극
Claims (11)
- 기판;
상기 기판상에 형성되는 하부 전극;
상기 하부 전극 상에 적층되고, 아민기의 표면 쌍극자(Surface dipole)를 이용하여 하부 전극의 일 함수를 낮추며 이온 전도성을 갖는 PEIE(Polyethylenimine ethoxylated)로 이루어지는 고분자 중간층;
상기 고분자 중간층 상에 형성되고, DNTT(Dinaphtho thieno thiophene)로 이루어지는 유기 반도체; 및
상기 유기 반도체 상에 형성되는 상부 전극;을 포함하고,
상기 상부 전극에 전압을 인가하여 전압 스윕(voltage sweep)이 반복됨에 따라 순방향 바이어스 전류가 점차 감소하면서 히스테리시스(hysteresis)가 반복적으로 나타나는 것을 특징으로 하는 유연성 자가 정류 분자 멤리스터.
- 제1항에 있어서,
상기 기판은 PET(Polyethylene terephthalate)로 이루어지는 투명 기판인 것을 특징으로 하는 유연성 자가 정류 분자 멤리스터.
- 제2항에 있어서,
상기 하부 전극은 ITO(Indium-tin-oxide)로 이루어지는 투명 하부 전극이고, 상기 투명 기판에 적층되는 것을 특징으로 하는 유연성 자가 정류 분자 멤리스터.
- 삭제
- 삭제
- 삭제
- 제1항에 있어서,
상기 상부 전극은 Au, Al, In, Sn, Zn, Cu, Mn, Ni, Co, Fe 및 Pt 중 어느 하나로 구성되는 것을 특징으로 하는 유연성 자가 정류 분자 멤리스터.
- 제1항에 있어서,
상기 하부 전극에는 전원의 음극이 연결되고, 상부 전극에는 전원의 양극이 연결되는 것을 특징으로 하는 유연성 자가 정류 분자 멤리스터.
- 기판을 형성하는 단계;
상기 기판 위에 하부 전극을 형성하는 단계;
상기 하부 전극 상에 PEIE(Polyethylenimine ethoxylated)로 이루어지는 고분자 중간층을 형성하는 단계;
상기 고분자 중간층 상에 DNTT(Dinaphtho thieno thiophene)로 이루어지는 유기 반도체층을 형성하는 단계; 및
상기 유기 반도체층 상에 상부 전극을 형성하는 단계를 포함하고,
상기 상부 전극에 전압을 인가하여 전압 스윕(voltage sweep)이 반복됨에 따라 순방향 바이어스 전류가 점차 감소하면서 히스테리시스(hysteresis)가 반복적으로 나타나는 것을 특징으로 하는 유연성 자가 정류 분자 멤리스터 제조방법.
- 제9항에 있어서,
상기 고분자 중간층은
희석된 PEIE(Polyethylenimine ethoxylated) 용액을 상기 하부 전극 위에 3000rpm으로 60초 동안 스핀 코팅(spin-coating) 한 후에 100℃에서 10분 동안 어닐링(annealing)하여 제조되는 것을 특징으로 하는 유연성 자가 정류 분자 멤리스터 제조방법.
- 제9항에 있어서,
상기 유기 반도체층은
상기 DNTT(Dinaphtho thieno thiophene)를 3 x 10-6 토르(Torr)의 기압 하에서 0.02nm/s의 속도로 진공 증착하여 제조되는 것을 특징으로 하는 유연성 자가 정류 분자 멤리스터 제조방법.
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