CN103930979B - 带有非晶硅梁的集成半导体器件、制造方法和设计结构 - Google Patents

带有非晶硅梁的集成半导体器件、制造方法和设计结构 Download PDF

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Abstract

公开了采用CMOS工艺、制造方法和设计结构集成的体声波滤波器和/或体声波谐振器。所述方法包括形成至少一个包括非晶硅材料(29)的梁(44)并且在所述非晶硅梁上方并且与其相邻提供绝缘体材料(32)。该方法还包括形成穿过绝缘体材料的通孔(50)并且暴露非晶硅梁(44)下面的材料(25)。该方法还包括在通孔中和非晶硅梁上方提供牺牲材料(36)。该方法还包括在牺牲材料上和绝缘体材料上方提供盖子(38)。该方法还包括通过盖子(排放孔40)排放牺牲材料和下面材料，以分别在非晶硅梁之上形成上部空腔(42a)并且在非晶硅梁之下形成下部空腔(42b)。

Description

带有非晶硅梁的集成半导体器件、制造方法和设计结构
技术领域
本发明涉及半导体结构和制造方法，更特别地，涉及与CMOS工艺集成的体声波滤波器和/或体声波谐振器、制造方法和设计结构。
背景技术
由于体声波(BAW)滤波器和体声波谐振器(BAR)的性能优势，它们变得更加普及，并且被用在当前先进的移动设备和系统的设计中。但是，由于制造的复杂性，体声波(BAW)滤波器和体声波谐振器(BAR)作为独立的器件来制造。即，体声波(BAW)滤波器和体声波谐振器(BAR)不是作为与其它CMOS、BiCMOS、SiGe HBT和/或无源器件集成的结构提供，由此导致了较高的制造成本和增加的制造处理。
因此，本领域中存在克服本文以上描述的不足和局限的需要。
发明内容
在本发明的第一方面中，一种方法包括形成包括非晶硅材料的至少一个梁并且在非晶硅梁上方且与其相邻提供绝缘体材料。该方法还包括形成通过绝缘体材料的通孔并且暴露非晶硅梁下面的材料。该方法还包括在通孔中和非晶硅梁上方提供牺牲材料。该方法还包括在牺牲材料上以及绝缘体材料上方提供盖子。该方法还包括通过盖子排放牺牲材料和下面材料，以分别在非晶硅梁之上形成上部空腔以及在非晶硅梁之下形成下部空腔。
在本发明的另一方面中，一种方法包括在SOI基板上方形成非晶硅梁并且在空腔形成期间用绝缘体材料保护非晶硅梁。空腔形成包括在非晶硅梁之上形成上部空腔和在非晶硅梁之下形成下部空腔。上部空腔是通过排放在非晶硅梁上方形成的牺牲材料形成的。下部空腔通过连接上部空腔和下部空腔的通孔，通过排放在非晶硅梁之下的下面材料形成。
在本发明还有的方面中，一种结构包括在绝缘体层上形成的非晶硅梁。上部空腔在绝缘体材料一部分上方，在非晶硅梁之上形成，并且下部空腔在非晶硅梁之下形成。连接通孔连接上部空腔和下部空腔，该连接通孔用绝缘体材料涂覆。体声波(BAW)滤波器或体声波谐振器(BAR)在非晶硅梁上。
在本发明的另一个方面中，提供了有形地体现在机器可读存储介质中用于设计、制造或测试集成电路的设计结构。该设计结构包括本发明的结构。在还有的实施例中，在机器可读数据存储介质上编码的硬件描述语言(HDL)设计结构包括元素，该元素当被在计算机辅助设计系统中处理时产生机器可执行的半导体结构表示，其中结构包括本发明的结构。在仍然还有的实施例中，提供了计算机辅助设计系统中的方法，用于产生半导体结构的功能设计模型。该方法包括产生半导体结构的结构化元素的功能表示。
具体而言，在本发明的实施例中，提供了在集成电路的设计、制造或模拟中使用的机器可读的设计结构。该设计结构包括：在绝缘体层上形成的非晶硅梁；在绝缘体材料一部分上方、在非晶硅梁之上形成的上部空腔；在非晶硅梁之下形成的下部空腔；把上部空腔连接到下部空腔的连接通孔，该连接通孔用绝缘体材料涂覆；以及非晶硅梁上的体声波(BAW)滤波器或体声波谐振器(BAR)。
附图说明
通过本发明示例性实施例的非限制性例子，参考注释出的多个附图，本发明在以下的具体描述中进行描述。
图1-5a、5b和6-10示出了根据本发明各方面的处理步骤和有关结构；
图11示出了沿着图10线A-A、根据本发明各方面的结构的顶视图；
图12a示出了根据本发明各方面的备选结构的顶视图；
图12b示出了根据本发明各方面的图12a的结构的侧视图；
图13示出了根据本发明各方面的备选结构和各个处理步骤；
图14示出了根据本发明各方面的备选处理步骤；
图15-18示出了根据本发明各方面的备选结构和各个处理步骤；及
图19是在半导体设计，制造和/或测试中使用的设计过程的流程图。
具体实施例
本发明涉及半导体结构和制造方法，更特别地，涉及与CMOS器件(和工艺)集成的体声波滤波器和/或体声波谐振器、制造方法和设计结构。具体而言，本发明针对与CMOS结构集成的体声波(BAW)滤波器或体声波谐振器(BAR)，诸如例如像由上部空腔和下部空腔环绕的滤波器。在实施例中，滤波器用非晶硅或多晶硅材料(下文称作非晶硅)形成。同样，在实施例中，下部空腔和上部空腔在单个排放步骤中形成，其中下部空腔在下面半导体材料中形成或者在半导体材料之上形成的绝缘体材料中形成。下部空腔和上部空腔可替代地可以在不同的蚀刻步骤中形成。在实施例中，滤波器梁以及其它器件的表面贯穿集成过程中可以用薄膜(例如氧化物)涂覆，以避免在排放期间蚀刻硅。
图1示出了根据本发明各方面的初始结构。具体而言，图1示出了半导体基板或晶片10。在实施例中，晶片10可以包括体硅或绝缘体上硅(SOI)的实现。例如，在SOI晶片实现中，晶片10包括在绝缘体层12上形成的有源半导体层14(例如，有源硅)。绝缘体层12在晶片10上面形成。绝缘体层12(在SOI实现中也称作BOX)在操作晶片(大块基板)10上形成。在实施例中，有源半导体层14可以具有大约0.1到5微米的厚度，并且绝缘体层12可以具有0.1到5微米的厚度；但是其它尺寸也是本发明预期的。
SOI晶片或体实现的组成材料可以基于所期望的半导体器件的最终应用来选择。例如，绝缘体层12——例如BOX——可以由诸如SiO2的氧化物构成。而且，有源半导体层14可以由各种半导体材料构成，诸如像Si、SiGe、SiC、SiGeC等。SOI晶片10可以利用本领域技术人员众所周知的技术进行制造。例如，SOI晶片10可以通过传统的过程形成，其中包括但不限于，氧注入(例如，SIMOX)、晶片键合等。
图2示出了根据本发明各方面的附加的处理步骤及其所得到的结构。例如，图2示出了(在CMOS工艺中与体声波(BAW)滤波器或体声波谐振器(BAR)集成的)器件16的形成。在实施例中，器件16是利用传统的光刻、蚀刻和沉积过程从有源半导体层14形成的，从而不需要本文进一步解释。在实施例中，器件16可以是例如在有源硅层14中形成的CMOS、BiCMOS、DRAM、FLASH或无源器件。如本领域已知的，器件16被浅沟槽隔离(STI)结构20隔开，该浅沟槽隔离(STI)结构20通过以下形成：蚀刻有源半导体层14并且在由蚀刻形成的沟槽中沉积诸如像氧化物的绝缘体材料，随后通过化学机械抛光步骤使晶片平面化。
图3示出了根据本发明各方面的附加的处理步骤和有关的结构。具体而言，在图3中，牺牲材料25在有源层14上形成。牺牲材料25可以是例如利用传统CMOS工艺沉积且图案化的牺牲硅材料。例如，可以利用气相沉积来沉积牺牲材料。在更具体的实施例中，如果硅被用于牺牲材料25，那么可以利用诸如像化学气相沉积(CVD)、等离子体增强的CVD(PECVD)、或物理气相沉积(PVD)的任何传统沉积过程对其进行沉积。在实施例中，牺牲硅材料25是下部空腔硅。牺牲材料25可以用光致抗蚀剂进行图案化，利用基于SF6的化学过程进行RIE蚀刻，并且在氧等离子体中去除光致抗蚀剂。
仍然参考图3，在器件16和STI结构20上方形成包括牺牲材料25的绝缘体层22。在实施例中，绝缘体层22是利用例如化学气相沉积(CVD)过程、PECVD或热氧化沉积过程沉积的氧化物材料。在实施例中，绝缘体层22具有大约1微米的厚度；但是其它尺寸也是本发明预期的。在一个示例性实施例中，如所制造的，硅层14是0.5微米厚，并且绝缘体层22是2微米厚。如本领域已知的，可以利用诸如CMP或反镶嵌平面化的传统方法对绝缘体层22进行平面化。
在备选的实施例中，可以利用传统CMOS工艺对绝缘体层22进行图案化和蚀刻，并且可以在图案中沉积牺牲材料25。在该备选实施例中，然后会在牺牲材料上方形成薄绝缘体层。在实施例中，该薄绝缘体层会是大约1到2微米的厚度；但是本发明也预期使用其它尺寸。本领域技术人员应当理解，在所有的实施例中，绝缘体的层22可以留在非晶硅层上。例如，该绝缘体层22会具有大约从0.1至3微米的厚度范围。
与器件16的一个或多个接触形成金属或金属合金互连27。互连27可以用任何传统CMOS工艺形成。例如，掩膜可以在绝缘体材料22上形成并且曝光以形成图案。然后可以执行蚀刻过程，以便在绝缘体材料22中为器件16形成图案(开口)。然后，用诸如像基于铝的材料的金属或金属合金对该图案(开口)进行填充。在实施例中，互连27可以是镶嵌的(damascene)变窄的(tapered)柱体接触或通孔。
在图4中，非晶硅29在绝缘体材料22上沉积。在实施例中，可以利用任何传统的化学气相沉积(CVD)或等离子体气相沉积(PVD)过程沉积非晶硅29。在实施例中，可以把非晶硅29沉积到大约1到5微米的深度；但是本发明也预期使用其它尺寸。在实施例中，牺牲材料25和非晶硅29之间的绝缘体材料22可以是大约1到2微米；但是本发明也预期使用其它尺寸。
仍然参考图4，绝缘体层31在非晶硅29上沉积。金属层24在绝缘体层22上形成。压电换能器(PZT)膜26在金属层24上形成。PZT膜26可以是例如氮化铝或其它已知的PZT材料。PZT膜26可以用于产生和/或感知声波。以这种方式，PZT膜26可以用于在CMOS工艺/结构中集成体声波(BAW)滤波器或体声波谐振器(BAR)，诸如像由上部空腔和下部空腔(如以下进一步描述的)环绕的滤波器。金属层28在PZT膜26上形成。
在实施例中，金属层24、28可以是例如任何导体材料，其中导体材料包括例如钛、氮化钛、钨、钼铝、铝-铜以及本领域技术人员知道的类似类型材料中的一种或多种。在实施例中，利用传统的沉积过程沉积金属层24、28和PZT膜26。在实施例中，金属层(例如，导体层)24、28可以采用相同厚度和材料，使得它们对称。
如图4进一步示出的，非晶硅29、绝缘体层31、金属层24、28以及PZT膜126是利用传统的光刻和蚀刻技术进行图案化的。例如，抗蚀剂可以在金属层28上沉积，然后被曝光以形成图案(开口)。然后，可以通过开口利用诸如像反应离子蚀刻过程的传统蚀刻化学过程对非晶硅29、绝缘体层31、金属层24、28以及PZT膜26进行蚀刻。在实施例中，金属层24、28和PZT膜26将至少保留在非晶硅29(其将形成本发明的梁)之上，例如与其对齐，并且在实施例中，将保留在一个或多个器件16之上。然后，可以利用诸如像传统灰化过程的传统剥离过程去除抗蚀剂。层24、26、28、29、31的暴露部分可以用可选的氧化物层涂覆。
声波器件可以用金属-压电膜(PZT)-金属过程或者用金属-PZT过程进行制造。对于金属-PZT-金属的实施例，声波在两个金属板之间垂直地激发(excited)。对于金属-PZT的实施例，声波在金属中的梳指结构之间横向地激发。在图5a和5b中示出了垂直的(图5a)和横向的(图5b)体声波滤波器的简化顶视图。图5a示出了图4中用于垂直声波滤波器的层24(底部金属)和层28(顶部金属)的简化的顶视布局。图5b示出了横向体声波滤波器结构的简化顶视图，其中只有层28用于形成滤波器并且层24可以被省略或者用于其它目的，诸如接地平面。尽管任何一个实施例都适于讨论的目的，但以下讨论将限于金属-PZT-金属的实施例。
图6示出了根据本发明各方面的附加的处理步骤及有关的结构。具体而言，图6示出了例如氧化物的绝缘体材料32的沉积。在实施例中，绝缘体材料32可以是利用例如高密度等离子体或等离子体增强的高密度等离子体过程、原子层沉积(ALD)、PECVD或液相化学气相沉积(CVD)过程沉积的氧化物材料。如图6中示出的，绝缘体材料32在暴露的层29、31、24、26和28上方沉积。
可以利用传统的CMP或反镶嵌过程对绝缘体材料32进行平面化，例如，如在2010年12月21日提交的美国申请序列No.12/974,854中所示出的，其内容在此引入作为参考。图案或开口50在绝缘体材料32中，在层29、31、24、26和28的侧边形成。如本文所描述的，图案或开口50是以传统的方式形成的。图案或开口50暴露下面牺牲材料25的一部分。在实施例中，绝缘体材料32保留在非晶硅梁29、绝缘体层31、金属层24、28和PZT膜26上并且在器件16上方。甚至更具体地，在实施例中，绝缘体材料32保留在梁44所有暴露的表面上，从而例如防止牺牲硅与PZT膜26以及梁结构任何暴露的表面进行反应。在实施例中，绝缘体材料32防止AlN与用于在滤波器之上形成空腔的牺牲硅材料反应。绝缘体材料32还保护非晶硅梁29以防止其在随后的硅空腔排放蚀刻过程期间被排放或者去除。在实施例中，空腔通孔50是大约五(5)微米宽的通孔，其将在随后的空腔形成处理步骤中把上部空腔连接到下部空腔。
在图7中，包括在金属层28之上，在通孔50中和绝缘体材料32上提供了牺牲材料沉积36。在层36沉积之前会使用诸如100:1清洗(clean)HF把原生氧化物从通孔50底部中的层25的表面去除。下一步，如本领域已知的，对牺牲材料36进行图案化和蚀刻。例如，如果牺牲材料36使用硅，那么会用光致抗蚀剂对牺牲材料36进行图案化，会利用基于SF6的化学过程对硅进行RIE蚀刻，并且会在氧等离子体中去除光致抗蚀剂。在实施例中，牺牲材料36是牺牲硅材料，可以利用诸如像化学气相沉积(CVD)或物理气相沉积(PVD)的任何传统沉积过程对其进行沉积。在实施例中，牺牲硅材料36是上部空腔硅。在实施例中，牺牲硅材料36在开口(空腔)50中没有氧化空隙或缝隙的情况下沉积。
氧化空隙是在开口上方形成的硅中的缝隙或者键孔或者是夹断的开口，其中缝隙或者键孔的侧边是用二氧化硅涂覆的，二氧化硅在随后的硅排放步骤将不会被排放或者去除，并且会在空腔内留下残留物。备选地，如本领域已知的，牺牲材料会在拓扑(topography)上方没有任何空隙或键孔的情况下沉积。诸如锗(Ge)的其它可以被排放的材料可以代替硅来使用。
在图8中，盖子材料38在牺牲材料36上方形成。在实施例中，盖子材料38是二氧化硅并且利用CMP进行平面化。金属或金属合金互连27a在盖子材料38和绝缘体材料32中形成，与互连27接触。在实施例中，互连27a可以用任何传统的CMOS工艺形成。例如，掩膜可以在盖子材料38上形成并且被曝光以形成图案。然后可以执行蚀刻过程，从而在盖子材料38和绝缘体材料32中形成图案。然后，用诸如像基于铝的材料的金属或金属合金填充图案(开口)。备选地，如本领域已知的，用诸如像薄TiN的金属填充沟槽，随后是厚钨和镶嵌CMP。上布线层27b可以通过本领域已知的传统金属沉积和图案化过程与互连27a接触地形成。例如，上布线层27b可以例如利用镶嵌铜或减蚀刻(subtractive-etch)铝铜来形成。
如图8中进一步示出的，排放孔40在盖子材料38中形成，从而暴露牺牲材料36的一部分，例如牺牲硅材料。排放孔40可以在互连27a的沟槽形成期间或之后形成。应当理解，在盖子材料38中可以形成多于一个排放孔40。排放孔40可以利用本领域技术人员已知的传统光刻和蚀刻工艺形成。排放孔40的宽度和高度决定硅排放之后夹断排放孔应该沉积的材料量。一般而言，为夹断排放孔40应该沉积的材料量随着排放孔宽度的减小而减小；并且随着排放孔纵横比的增加而减小，其中排放孔的纵横比是排放孔高到宽的比率。在实施例中，例如，排放孔40是大约3μm高和1μm宽；但是其它尺寸也是本发明预期的。在实施例中，排放孔40可以是圆形或者近圆形的，以最小化把排放孔夹断所需的后续材料量。
如图9所示，排放孔40用来在单个排放过程中形成上部空腔42a和下部空腔42b。具体而言，排放孔40提供了用于通过排放通孔42c排放(例如，蚀刻)非晶硅梁结构44(例如，层29、22、24、26和28(带有氧化膜))底下的牺牲硅材料25和牺牲硅材料36的通道。在实施例中，暴露的硅或上部空腔材料36的原生氧化物被清洗并且利用氢氟酸清洗剂对其进行氢钝化，随后进行硅排放或通过排放孔40利用XeF2蚀刻剂进行蚀刻，这将剥离所有暴露的硅材料。氧化物材料32可以用来在排放过程期间保护梁结构44和其构成层(例如，层29、31、22、24、26和28)。在实施例中，氧化物材料可以是在梁结构44上方大约100nm，从而防止硅与氮化铝PZT膜和/或钼或其它接触PZT膜26的材料进行反应。
在实施例中，排放将形成环绕梁结构44的上部空腔42a和下部空腔42b。上部空腔42a和下部空腔42b可以是大约2μm；但是其它尺寸也是本发明预期的。在实施例中，梁44包括由氧化物材料和其构成层31、24、26、28环绕的非晶硅材料29。在实施例中，该结构，尤其是暴露的牺牲材料36，可以在排放之前用HF溶液进行清洗以去除原生氧化物。普通技术人员应当理解，如以上讨论的，互连27a可以在形成空腔42a、42b之前或之后通过传统的光刻、蚀刻以及沉积过程来形成，即，蚀刻穿过层38和32的沟槽并且在其中沉积金属。
如图10所示，排放孔可以用诸如电介质或金属的材料46进行密封。这将给上部空腔42a和下部空腔42b提供气密封。也可以沉积可选的层48来提供气密封，诸如像500nm PECVD氮化硅膜或其它已知膜的，以便在材料46上方提供气密封。
图10还示出了根据本发明各方面的线过程(line process)的后端。具体而言，图10示出了在上层49中形成的最终通孔52，上层49是在盖子材料38或可选层48上沉积的。在该实施例中，上层48可以是绝缘体材料。最终通孔52与上布线层27b对齐并且可以利用任何传统的光刻和蚀刻过程形成。在实施例中，如本领域已知的，最终通孔52可以通过在上可选层48和上层来49中蚀刻沟槽来形成。最终通孔52可以提供用于引线键合或焊料凸点处理。
图11示出了根据本发明的与图10对应并沿着其中的线A-A的结构的顶视图。具体而言，图11示出了从图10结构的顶部沿着线A-A的横截面图。该顶视图示出了具有在金属层上并且具体而言在氧化物材料32上方形成的PZT膜26的梁结构44。在实施例中，氧化物材料32是在梁结构44上方的，从而防止硅与氮化铝PZT膜和/或钼或其它接触PZT膜26的材料进行反应。同样，如该顶视图所示，下部空腔42b在排放步骤期间在梁结构44之下形成。在实施例中，为了形成下部空腔42b，在排放期间在下部空腔42b和上部空腔(未示出)之间形成排放通孔42c。
图12a示出了根据本发明各方面的备选结构的顶视图，并且图12b示出了图12a的结构的侧视图。在该结构中，空腔50在梁44的侧面并且穿过梁44形成，从而帮助形成下部空腔42b。具体而言，如上所述，通过传统的蚀刻过程，空腔50可以穿过梁44并且在梁44的侧面形成。空腔50可以与诸如像涂覆本发明其它结构的氧化物材料32的绝缘体材料对齐。如本文已经描述的，氧化物材料32将防止例如排放期间硅与氮化铝PZT膜和/或钼或其它接触PZT膜26的材料进行反应。
在处理流程中，空腔50可以在梁结构44形成之后形成，例如在图6的形成过程期间形成。例如，通孔或沟槽可以在梁结构中形成，然后用(例如，与图6中所描述的类似的)氧化物材料填充。然后，空腔50可以在例如图6的过程期间在氧化物材料中形成。然后，硅材料可以在图7的过程期间在空腔50(现在与氧化物材料对齐)中沉积，然后将在本文所描述的随后排放过程期间被排放。
图13示出了根据本发明各方面的备选结构和处理步骤。在该结构中，非晶硅梁结构44在有源硅层14上形成的薄氧化物层22a上制造。氧化物层22a可以通过诸如像化学气相沉积(CVD)过程的任何传统热沉积过程形成。在实施例中，薄氧化物层22a可以具有大约0.1到5微米的厚度；但是其它尺寸也是本发明预期的。如上所述，下部空腔42b通过传统的蚀刻步骤在晶片10中形成。例如，下部空腔42b可以在与形成上部空腔42a的同一蚀刻过程期间形成。同样，在图12a和12b所示的实施例中，下部空腔42b可以通过一个或多个通孔、在非晶硅梁44的侧面、穿过非晶硅梁44或其任意组合来形成。同样，如上所述，非晶硅梁44可以用薄氧化物层涂覆。
图14示出了根据本发明各方面的用于形成结构的备选处理步骤。在这种备选过程中，结构的底部100和上部200可以单独地形成，然后键合在一起。一旦底部100和上部200键合在一起，在图9起始的过程可以开始，以便形成上部空腔42a和下部空腔42b。在实施例中，排放孔40可以在键合过程之前或者之后形成。在还有的其它实施例过程中，上部空腔42a和下部空腔42b可以在键合之前形成。在这种备选的结构中，形成下部空腔42b的牺牲材料25可以利用传统的CMOS工艺进行蚀刻。
图15-18示出了根据本发明的备选结构及各个处理步骤。具体而言，图15-18示出了两个都具有非晶硅材料29的梁结构44和44b的形成。梁结构44b可以按与梁44相同的方式形成。在图15和16的实施例中，在基板10中提供下部空腔42b；而图17和18示出了在绝缘体材料22中形成下部空腔42b。在图15和17中，梁44和44b是在上部空腔42a的不同侧壁上形成的相对的梁结构。在图16和18中，梁44和44b从上部空腔42a的相同侧延伸。
图19是在半导体设计、制造和/或测试中使用的设计过程的流程图。图19示出了例如在半导体IC逻辑设计、仿真、测试、布图和制造中使用的示例性设计流程900的方块图。设计流程900包括用于处理设计结构或器件以产生上述以及图1-5a,5b,6-12a,和12b-18中示出的设计结构和/或器件的逻辑上或其他功能上等效表示的过程、机器和/或机制。由设计流程900处理和/或产生的设计结构可以在机器可读传输或存储介质上被编码以包括数据和/或指令，所述数据和/或指令在数据处理系统上执行或以其他方式处理时，产生硬件组件、电路、器件或系统的逻辑上、结构上、机械上或其他功能上的等效表示。机器包括但不限于用于IC设计过程(例如设计、制造或仿真电路、组件、器件或系统)的任何机器。例如，机器可以包括：用于产生掩模的光刻机、机器和/或设备(例如电子束直写仪)、用于仿真设计结构的计算机或设备、用于制造或测试过程的任何装置，或用于将所述设计结构的功能上的等效表示编程到任何介质中的任何机器(例如，用于对可编程门阵列进行编程的机器)。
设计流程900可随被设计的表示类型而不同。例如，用于构建专用IC(ASIC)的设计流程900可能不同于用于设计标准组件的设计流程900，或不同于用于将设计实例化到可编程阵列(例如，由Inc.或Inc.提供的可编程门阵列(PGA)或现场可编程门阵列(FPGA))中的设计流程900。
图19示出了多个此类设计结构，其中包括优选地由设计过程910处理的输入设计结构920。设计结构920可以是由设计过程910生成和处理以产生硬件器件的逻辑上等效的功能表示的逻辑仿真设计结构。设计结构920还可以或备选地包括数据和/或程序指令，所述数据和/或程序指令由设计过程910处理时，生成硬件器件的物理结构的功能表示。无论表示功能和/或结构设计特性，均可以使用例如由核心开发人员/设计人员实施的电子计算机辅助设计(ECAD)生成设计结构920。当编码在机器可读数据传输、门阵列或存储介质上时，设计结构920可以由设计过程910内的一个或多个硬件和/或软件模块访问和处理以仿真或以其他方式在功能上表示例如图1-5a,5b,6-12a,和12b-18中示出的那些电子组件、电路、电子或逻辑模块、装置、器件或系统。因此，设计结构920可以包括文件或其他数据结构，其中包括人类和/或机器可读源代码、编译结构和计算机可执行代码结构，当所述文件或其他数据结构由设计或仿真数据处理系统处理时，在功能上仿真或以其他方式表示电路或其他级别的硬件逻辑设计。此类数据结构可以包括硬件描述语言(HDL)设计实体或遵循和/或兼容低级HDL设计语言(例如Verilog和VHDL)和/或高级设计语言(例如C或C++)的其他数据结构。
设计过程910优选地采用和结合硬件和/或软件模块，所述模块用于合成、转换或以其他方式处理图1-5a,5b,6-12a,和12b-18中示出的组件、电路、器件或逻辑结构的设计/仿真功能等价物以生成可以包含设计结构(例如设计结构920)的网表980。网表980例如可以包括编译或以其他方式处理的数据结构，所述数据结构表示描述与集成电路设计中的其他元件和电路的连接的线缆、分离组件、逻辑门、控制电路、I/O设备、模型等的列表。网表980可以使用迭代过程合成，其中网表980被重新合成一次或多次，具体取决于器件的设计规范和参数。对于在此所述的其他设计结构类型，网表980可以记录在机器可读数据存储介质上或编程到可编程门阵列中。所述介质可以是非易失性存储介质，例如磁或光盘驱动器、可编程门阵列、压缩闪存或其他闪存。此外或备选地，所述介质可以是可在其上经由因特网或其他适合联网手段传输和中间存储数据分组的系统或高速缓冲存储器、缓冲器空间或导电或光导器件和材料。
设计过程910可以包括用于处理包括网表980在内的各种输入数据结构类型的硬件和软件模块。此类数据结构类型例如可以驻留在库元件930内并包括一组常用元件、电路和器件，其中包括给定制造技术(例如，不同的技术节点，32纳米、45纳米、90纳米等)的模型、布图和符号表示。所述数据结构类型还可包括设计规范940、特征数据950、检验数据960、设计规则970和测试数据文件985，它们可以包括输入测试模式、输出测试结果和其他测试信息。设计过程910还可例如包括标准机械设计过程，例如用于诸如铸造、成型和模压成形等操作的应力分析、热分析、机械事件仿真、过程仿真。机械设计领域的技术人员可以在不偏离本发明的范围和精神的情况下理解在设计过程910中使用的可能机械设计工具和应用的范围。设计过程910还可包括用于执行诸如定时分析、检验、设计规则检查、放置和路由操作之类的标准电路设计过程的模块。
设计过程910采用和结合逻辑和物理设计工具(例如HDL编译器)以及仿真建模工具以便与任何其他机械设计或数据(如果适用)一起处理设计结构920连同示出的部分或全部支持数据结构，从而生成第二设计结构990。设计结构990以用于机械设备和结构的数据交换的数据格式(例如以IGES、DXF、Parasolid XT、JT、DRC或任何其他用于存储或呈现此类机械设计结构的适合格式)驻留在存储介质或可编程门阵列上。类似于设计结构920，设计结构990优选地包括一个或多个文件、数据结构或其他计算机编码的数据或指令，它们驻留在传输或数据存储介质上，并且由ECAD系统处理时生成图1-5a,5b,6-12a,和12b-18中示出的本发明的一个或多个实施例的逻辑上或以其他方式在功能上等效的形式。在一个实施例中，设计结构990可以包括在功能上仿真[图1-5a,5b,6-12a,和12b-18中示出的器件的编译后的可执行HDL仿真模型。
设计结构990还可以采用用于集成电路的布图数据交换的数据格式和/或符号数据格式(例如以GDSII(GDS2)、GL1、OASIS、图文件或任何其他用于存储此类设计数据结构的适合格式存储的信息)。设计结构990可以包括信息，例如符号数据、图文件、测试数据文件、设计内容文件、制造数据、布图参数、线缆、金属级别、通孔、形状、用于在整个生产线中路由的数据，以及制造商或其他设计人员/开发人员制造上述以及图1-5a,5b,6-12a,和12b-18中示出的器件或结构所需的任何其他数据。设计结构990然后可以继续到阶段995，例如，在阶段995，设计结构990：继续到流片(tape-out)，被发布到制造公司、被发布到掩模室(mask house)、被发送到其他设计室，被发回给客户等。
上述方法用于集成电路芯片制造。制造者可以以原始晶片形式(即，作为具有多个未封装芯片的单晶片)、作为裸小片或以封装的形式分发所得到的集成电路芯片。在后者的情况中，以单芯片封装(例如，引线固定到母板的塑料载体或其他更高级别的载体)或多芯片封装(例如，具有一个或两个表面互连或掩埋互连的陶瓷载体)来安装芯片。在任何情况下，所述芯片然后都作为(a)中间产品(如母板)或(b)最终产品的一部分与其他芯片、分离电路元件和/或其他信号处理装置集成。最终产品可以是任何包括集成电路芯片的产品，范围从玩具和其他低端应用到具有显示器、键盘或其他输入设备及中央处理器的高级计算机产品。
出于示例目的给出了对本发明的各种实施例的描述，但所述描述并非旨在是穷举的或限于所公开的各实施例。在不偏离所描述的实施例的范围和精神的情况下，对于本领域的技术人员而言，许多修改和变化都将是显而易见的。在此使用的术语的选择是为了最佳地解释各实施例的原理、实际应用或对市场中存在的技术的技术改进，或者使本领域的其他技术人员能够理解在此公开的各实施例。权利要求中所有方式或步骤加功能元素的对应结构、材料、动作及等价物，如果适用，都是要包括用于结合具体所述的其它所述元素执行所述功能的任何结构、材料或行为。因此，尽管根据实施例对本发明进行了描述，但是本发明技术人员将认识到本发明可以在所附权利要求的主旨与范围中带修改地进行实践。

Claims (24)

1.一种方法，包括：
形成包括非晶硅材料的至少一个梁；
在非晶硅梁之上并且与其相邻提供绝缘体材料；
形成通过绝缘体材料的通孔并且暴露非晶硅梁下面的材料；
在通孔中以及在非晶硅梁之上提供牺牲材料；
在牺牲材料上并且在绝缘体材料上方提供盖子；及
通过盖子排放牺牲材料和下面材料，以便分别在非晶硅梁之上形成上部空腔并且在非晶硅梁之下形成下部空腔。
2.如权利要求1所述的方法，其中：
下面材料是埋在有源半导体层上方形成的绝缘体层中的牺牲硅材料；
牺牲硅材料在非晶硅材料之下；
非晶硅材料在绝缘体层上形成；及
下部空腔是通过把埋在绝缘体层中的牺牲硅材料排放而形成的。
3.如权利要求1所述的方法，其中：
下面材料是晶片；
通孔延伸到晶片；及
下部空腔是通过蚀刻到非晶硅梁下的晶片中而形成的。
4.如权利要求1所述的方法，还包括在非晶硅梁下、在有源硅层中形成一个或多个器件。
5.如权利要求4所述的方法，还包括形成与所述一个或多个器件中的至少一个电连接的体声波滤波器或体声波谐振器。
6.如权利要求1所述的方法，其中：
形成非晶硅梁包括：
在非晶硅材料上方形成金属层和压电材料；及
对非晶硅材料以及金属层和压电材料进行图案化；及
形成所述金属层和压电材料包括：
在非晶硅梁上的绝缘体层上方沉积第一金属层；
在第一金属层上沉积压电材料；及
在压电材料上沉积第二金属层。
7.如权利要求6所述的方法，其中：
形成下部空腔包括形成通过非晶硅材料、第一金属层、压电材料、第二金属层以及非晶硅材料下方和上方的绝缘体层的至少一个沟槽，并且排放下面材料；及
绝缘体材料使至少非晶硅材料、第一金属层、压电材料、第二金属层的暴露部分对齐。
8.如权利要求1所述的方法，其中：
在形成通孔之前利用反掩膜和反应离子蚀刻过程对绝缘体材料图案化；
在形成通孔之前，绝缘体材料经历化学机械抛光；及
形成通孔包括蚀刻绝缘体材料，使得该通孔的侧壁和非晶硅梁的暴露部分保持在绝缘体材料中涂覆。
9.如权利要求1所述的方法，其中排放包括在盖子中形成排放孔，通过该排放孔利用XeF2蚀刻剂对牺牲材料和下面材料进行蚀刻，这将剥离所有暴露的牺牲材料和下面材料，并在上部空腔和下部空腔形成之后塞住该排放孔。
10.如权利要求9所述的方法，其中绝缘体材料在排放期间保护非晶硅梁以及其任何构成层。
11.如权利要求1所述的方法，其中上部空腔和下部空腔在单个排放步骤中形成。
12.如权利要求1所述的方法，其中形成至少一个梁是在上部空腔中形成的至少两个梁。
13.一种方法，包括：
在SOI基板上方形成非晶硅梁；
在空腔形成期间用绝缘体材料保护非晶硅梁，其中：
空腔形成包括在非晶硅梁之上形成上部空腔和在非晶硅梁之下形成下部空腔；
上部空腔通过排放在非晶硅梁上方形成的牺牲材料形成；并且
下部空腔通过连接上部空腔和下部空腔的通孔来排放在非晶硅梁之下的下面材料形成。
14.如权利要求13所述的方法，其中下部空腔在非晶硅梁之下的绝缘体层中形成。
15.如权利要求14所述的方法，其中在上部空腔和下部空腔的排放期间，绝缘体材料涂覆并保护非晶硅梁的暴露部分。
16.如权利要求13所述的方法，其中上部空腔在非晶硅梁之上形成的绝缘体层中形成，并且下部空腔在BOX层和非晶硅梁之下的SOI基板中形成。
17.如权利要求13所述的方法，还包括：
在SOI基板的有源层中形成一个或多个器件，这些器件通过隔离层与非晶硅梁隔开；及
形成与所述一个或多个器件中的至少一个电连接的体声波滤波器或体声波谐振器。
18.如权利要求13所述的方法，还包括在非晶硅梁和下面基板材料之间形成绝缘体层。
19.如权利要求18所述的方法，其中：
形成非晶硅梁包括：
在绝缘体层上形成非晶硅材料；及
在非晶硅材料上方形成金属层和压电材料；并且
形成金属层和压电材料包括：
在非晶硅梁上形成的绝缘体层上方沉积第一金属层；
在第一金属层上沉积压电材料；
在压电材料上沉积第二金属层；及
图案化第一金属层、压电材料和第二金属层。
20.如权利要求19所述的方法，还包括形成通过非晶硅材料、第一金属层、压电材料、第二金属层和绝缘体层的沟槽，并且绝缘体材料在沟槽内以及至少非晶硅材料、第一金属层、压电材料和第二金属层的暴露部分上方形成。
21.如权利要求13所述的方法，其中绝缘体材料是利用高密度等离子体过程沉积的氧化物。
22.如权利要求13所述的方法，其中绝缘体材料是利用等离子体增强的高密度等离子体过程沉积的氧化物。
23.如权利要求13所述的方法，其中绝缘体材料是利用低压化学气相沉积过程沉积的氧化物。
24.一种结构，包括：
在绝缘体层上形成的非晶硅梁；
在绝缘体材料一部分的上方、在非晶硅梁之上形成的上部空腔；
在非晶硅梁之下形成的下部空腔；
把上部空腔连接到下部空腔的连接通孔，该连接通孔被绝缘体材料涂覆；及
非晶硅梁上的体声波滤波器或体声波谐振器。
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