CN103928482A

CN103928482A - 一种cmos纳米线晶体管结构及制备方法

Info

Publication number: CN103928482A
Application number: CN201410126898.7A
Authority: CN
Inventors: 亢勇; 陈邦明
Original assignee: Shanghai Xinchu Integrated Circuit Co Ltd
Current assignee: Shanghai Xinchu Integrated Circuit Co Ltd
Priority date: 2014-03-31
Filing date: 2014-03-31
Publication date: 2014-07-16

Abstract

本发明为一种CMOS纳米线晶体管结构及制备方法，该结构包括一半导体衬底，其上设有第一栅极和第二栅极；第一栅极中嵌入设置有至少一PMOS沟道，所述第二栅极中嵌入设置有至少一NMOS沟道；PMOS沟道与所述第一栅极之间，以及NMOS沟道与第二栅极之间均设置有第一绝缘层；第一栅极与半导体衬底之间，以及第二栅极与半导体衬底之间均设置有第二绝缘层；PMOS沟道与NMOS沟道呈交错分布；第一栅极为PMOS晶体管，第二栅极为NMOS晶体管。本发明提出的一种CMOS纳米线晶体管结构可以有效减小晶体管的尺寸，并且由P型沟道及N型沟道构成的叠层结构可以提高衬底的利用率。

Description

一种CMOS纳米线晶体管结构及制备方法

技术领域

本发明涉及半导体器件结构及其制备技术，尤其涉及一种CMOS纳米线晶体管结构及制备方法。

背景技术

随着半导体工艺的发展，CMOS电路的尺寸不断缩小，因而传统的平面型金属氧化物场效应管（MOSFET）工艺已经很难再满足器件及电路的性能要求和功耗要求。比如例1，一种平面型体硅晶体管，指的是MOSFET的漏极、源极、栅极、沟道以及基体结构的横断面位于同一平面上的晶体管结构，如图1所示；再比如例2，一种基于绝缘体上硅（SOI）的平面MOSFET结构，如图2所示,该结构包括：半导体衬底层1’’掺杂的源区或者漏区2’’，栅氧化层3’’，晶体管栅极4’’，埋入式氧化物（BOX）层5’’。其中，例1和例2的区别主要在于后者在半导体衬底层1’’上增加了一层埋入式氧化物（BOX）层5’’，而埋入式氧化物（BOX）层5’’则覆盖一层相对较薄的硅层。

随着晶体管特征尺寸不断缩小，平面型晶体管技术遇到了很大的瓶颈，比如严重的短沟道效应（SCE），较高的阈值电压，不断增加的亚阈值电流和漏电流，这些已成为阻碍平面CMOS工艺进一步发展的主要原因。

因此，目前22nm以下的技术方案主要转向立体晶体管技术。立体型晶体管结构指的是管子的漏/源极和栅极的横截面并不位于同一平面内的技术，例如传统的三门晶体管(Tri-gate)体硅技术，以及Finfet（SOI）技术均属于立体型晶体管结构一类。

图3是传统三门晶体管的结构示意图，该图3中位于虚线左边的图形为传统三门晶体管的立体图，位于虚线右边的图形为传统三门晶体管的剖视图；如图3所示，传统三门晶体管包括一半导体衬底1、掺杂的源/漏区2、栅氧化层3、晶体管栅极4、绝缘材料6、隔离墙7和Fin沟道8，该传统三门晶体管的结构基于体硅技术，虽然避免了使用价格昂贵的SOI晶元，但是其在性能上有一定缺陷，如：Fin沟道8的高度难以控制、晶体管栅极4与半导体衬底1之间仍存在电容、Fin沟道8中有流向半导体衬底1的漏电流等，上述缺陷均会影响到器件的性能。

而传统的FinFET结构与传统三门结构大同小异，只是栅极数量由三个改为两个，并且是基于SOI结构，其FinFET结构的纵剖图如图4所示，其中用埋入式氧化层5（BOX）来实现沟道与半导体衬底的隔离，这种结构能够有效解决上述问题，但是成本较大，此外，要制作出厚度极薄的高质量全耗尽型沟道十分困难，工艺也十分复杂。

当MOSFET的特征尺寸缩小至10nm以下时，目前的FinFET结构也不能满足应用的需求，环形栅纳米线晶体管可能是比较好的技术方案，如图5所示。但是由于其间尺寸非常小，选用何种栅氧化层材料，对于NMOS和PMOS有源区采用何种材料，以及如何同时实现NMOS与PMOS的集成，如何保证晶体管的性能，又可以以比较低的成本实现一直是业界需要解决的问题。

专利（CN1207829A）公开了一种CMOS装置,其至少有一个NMOS区和至少有一个PMOS区,并且在其表面配置有半导体衬底接触,经过它们可以给CMOS装置的各半导体衬底部分施加预先确定的电压值,所给出的CMOS装置的特征在于,在至少一个NMOS区内每单位面积的平均半导体衬底接触的数目和/或每单位面积的平均半导体衬底接触面积要比至少一个PMOS区的小很多。

专利（CN103456691A）公开了一种CMOS的制造方法，通过去除定义NMOS栅极结构的硬掩膜层，保留PMOS栅极结构上的硬掩膜后通过一次刻蚀在NMOS栅极结构两侧形成低于NMOS栅极结构的第一侧壁，以及在PMOS栅极结构两侧形成高于PMOS栅极结构的第二侧壁，在为形成NMOS栅极金属硅化物提供了更多位置的同时，避免了PMOS栅极形成金属硅化物时多晶硅侧扩散的问题，且简化了工艺流程。

上述两个专利无法满足在十几纳米以下工艺节点对NMOS晶体管和PMOS晶体管开启性能的要求，也无法有效的降低栅极的漏电。

发明内容

本发明的目的在于解决上述问题，使获得较高介电常数的同时增加了沟道电子和空穴的迁移率，提高了器件的性能。

为达到上述目的，具体技术方案如下：

一种CMOS纳米线晶体管结构，其特征在于，包括：

一半导体衬底，所述半导体衬底上设有第一栅极和第二栅极；

所述第一栅极中嵌入设置有至少一PMOS沟道，所述第二栅极中嵌入设置有至少一NMOS沟道；

其中，所述第一栅极与所述半导体衬底之间，以及所述第二栅极与所述半导体衬底之间均设置有第一绝缘层；所述PMOS沟道与所述第一栅极之间，以及所述NMOS沟道与所述第二栅极之间均设置有第二绝缘层。

优选的，所述第一栅极或所述第二栅极中还设置有接触沟道，所述接触沟道位于所述第一绝缘层的上表面。

优选的，所述PMOS沟道与所述NMOS沟道呈交错分布。

优选的，所述半导体衬底包括一单晶硅晶圆和一缓冲层，所述缓冲层覆盖所述单晶硅晶圆的上表面，所述第一绝缘层覆盖所述缓冲层的上表面；

其中，所述缓冲层的材料为SiGex。

优选的，所述半导体衬底还可以是包括一第二晶圆和一掩埋层，所述掩埋层覆盖所述第二晶圆的上表面，所述第一绝缘层覆盖所述掩埋层的上表面；

其中，所述底第二晶圆为单晶硅晶圆，所述掩埋层的材料为埋入式氧化物。

优选的，所述PMOS沟道的材料为锗，所述NMOS沟道的材料为GaAs、Al、In、As、P中的一种或多种元素构成的复合材料。

优选的，所述第二绝缘层及所述第一绝缘层的材料均为Al2O3、SiO2、SiNx中的一种或多种材料构成的复合材料。

一种CMOS纳米线晶体管的制备方法，其特征在于，主要包括以下步骤：

步骤S1、提供一顶层为PMOS沟道层的半导体衬底；

步骤S2、在所述半导体衬底的上表面依次反复交叠制备NMOS沟道层及PMOS沟道层，使其顶部为所述NMOS沟道层；

步骤S3、定义并刻蚀形成相互分开的第一栅极区和第二栅极区；

步骤S4、制备第一掩膜材料遮蔽所述第一栅极区的源漏区和所述第二栅极区；

步骤S5、刻蚀去除未被遮蔽的NMOS沟道层后，去除所述第一掩膜材料；

步骤S6、制备第二掩膜材料遮蔽所述第二栅极区的源漏区和所述第一栅极区掩膜材料；

步骤S7、刻蚀去除未被遮蔽的PMOS沟道层后，去除所述第二掩膜材料；

步骤S8、制备绝缘层覆盖保留的PMOS沟道层的表面、保留的NMOS沟道层的表面以及暴露的半导体衬底的表面；

步骤S9、在所述第一栅极区和所述第二栅极区分别定义并制备栅极，以形成PMOS晶体管和NMOS晶体管。

优选的，所述半导体衬底的制备方法包括：

提供一单晶硅晶圆；

在所述单晶硅晶圆上依次外延生长缓冲层和一PMOS沟道层，以形成所述半导体衬底。

优选的，所述缓冲层的材料为SiGex。

优选的，所述半导体衬底的制备方法还包括：

提供一第一晶圆和制备有掩埋层的第二晶圆；

在所述第一晶圆上依次外延生长缓冲层和PMOS沟道层；

对该PMOS沟道层进行离子注入，以于该PMOS沟道层中形成一气泡层；

将所述第二晶圆中的掩埋层与包含气泡层的PMOS沟道层进行键合；

进行热处理工艺，使该PMOS沟道层从所述气泡层处分裂；

包含分裂后的PMOS沟道层、所述掩埋层的所述第二晶圆构成所述半导体衬底。

优选的，所述第一晶圆为单晶硅晶圆，所述缓冲层为SiGex，所述第二晶圆为单晶硅晶圆，所述掩埋层的材料为埋入式氧化物。

优选的，所述离子注入中注入的离子为氢离子、氦离子中的一种或两种的组合，或B离子和氢离子的组合；

所述离子注入的能量为5keV-1000keV，注入剂量为1E15cm2-1E18cm2，温度为室温。

优选的，采用疏水键合、亲水键合、等离子辅助键合中的一种将所述第二晶圆中的掩埋层与包含气泡层的PMOS沟道层进行键合。

优选的，所述热处理工艺的温度为300℃-800℃，气体氛围为氮气或者氩气。

优选的，步骤S5中，采用对所述NMOS沟道层刻蚀率高，对所述PMOS沟道层刻蚀率低的刻蚀剂刻蚀去除未被遮蔽的NMOS沟道层；

步骤S7中，采用对所述NMOS沟道层刻蚀率低，对所述PMOS沟道层刻蚀率高的刻蚀剂刻蚀去除未被遮蔽的PMOS沟道层。

优选的，步骤S5和步骤S7中的刻蚀为湿法刻蚀或干法刻蚀。

优选的，步骤S8中，采用原子层沉积工艺制备所述绝缘层。

优选的，步骤S9中具体包括：

制备一掩膜层覆盖除所述第一栅极区和所述第二栅极区以外的区域；

在所述第一栅极区和所述第二栅极区内填充栅极材料，以形成所述PMOS晶体管和所述NMOS晶体管；

去除所述掩模层。

优选的，在步骤S7与步骤S8之间还包括：通过离子注入的方法制备所述第一栅极区的源漏极和所述第二栅极区的源漏极。

优选的，在步骤S9之后还包括：通过离子注入的方法制备所述第一栅极区的源漏极和所述第二栅极区的源漏极。

本发明的技术方案相比传统的纳米线晶体管结构来说，可满足在十几纳米以下工艺节点对NMOS晶体管和PMOS晶体管开启性能的要求，还可以有效的降低栅极的漏电。本发明提出的一种环形栅纳米线晶体管结构可以有效减小晶体管的尺寸，并且由PMOS沟道及NMOS沟道构成的叠层结构可以提高半导体衬底的利用率。此外，该制备方法与目前主流技术有很好的兼容性，可以有效地控制工艺成本。

附图说明

构成本发明的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1是一种平面型体硅晶体管截面图；

图2是一种基于绝缘体上硅（SOI）的平面型晶体管截面图；

图3是一种基于体硅技术的三门晶体管结构示意图；

图4是一种基于SOI技术的FinFET结构示意图；

图5是环形栅纳米线晶体管的结构示意图；

图6是本发明实施例一中的步骤S1结构示意图；

图7是本发明实施例一中的步骤S2结构示意图；

图8是本发明实施例一中的步骤S3结构示意图；

图9是本发明实施例一中的步骤S4中刻蚀完成后的结构示意图；

图10是本发明实施例一中的步骤S4中制备第一掩膜材料后的结构示意图；

图11是本发明实施例一中的步骤S5结构示意图；

图12是本发明实施例一中的步骤S6结构示意图；

图13是本发明实施例一中的步骤S7结构示意图；

图14是本发明实施例一中的步骤S7的三维结构示意图；

图15本发明实施例一中的步骤S8结构示意图

图16本发明实施例一中的步骤S9结构示意图；

图17本发明实施例一的结构示意图；

图18是本发明实施例二中的步骤S2结构示意图；

图19是本发明实施例二中的步骤S3结构示意图；

图20是本发明实施例二中的步骤S4结构示意图；

图21是本发明实施例二中的步骤S5结构示意图；

图22是本发明实施例二中的在SOI衬底上依次交叠反复制备NMOS沟道层和PMOS沟道层的结构示意图；

图23是本发明实施例二的结构示意图。

具体实施方式

下面结合附图和具体实施例对本发明作进一步说明，显然，所描述的实例仅仅是本发明一部分实例，而不是全部的实例。基于本发明汇总的实例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有实例，都属于本发明保护的范围。

一种CMOS纳米线晶体管结构，包括：

其中，所述第一栅极与所述半导体衬底之间，以及所述第二栅极与所述半导体衬底之间均设置有第一绝缘层；所述PMOS沟道与所述第一栅极之间，以及所述NMOS沟道与所述第二栅极之间均设置有第二绝缘层；

所述第一栅极为PMOS晶体管，所述第二栅极为NMOS晶体管。

一种CMOS纳米线晶体管的制备方法，主要包括以下步骤：

步骤S1、提供一顶层为PMOS沟道层的半导体衬底；

本发明提出了一种CMOS纳米线晶体管结构及制备方法，将两种异质的即分别适合于NMOS晶体管的半导体材料和适合于PMOS晶体管的半导体材料通过三维堆叠的CMOS纳米线晶体管结构集成在同一半导体衬底上。由此便可满足在十几纳米以下工艺节点对NMOS晶体管和PMOS晶体管开启性能的要求，还可以有效的降低栅极的漏电。本发明提出的一种环形栅纳米线晶体管结构可以有效减小晶体管的尺寸，并且由PMOS沟道及NMOS沟道构成的叠层结构可以提高半导体衬底的利用率。此外，该制备方法与目前主流技术有很好的兼容性，可以有效地控制工艺成本。

以下将结合附图对本发明的实例做具体阐释。

本发明提出的一种CMOS纳米线晶体管可制备于多种半导体衬底上，例如如图17所示的实施例一和如图23所示的实施例二；上述2个实施例提供了两种不同的半导体衬底，且均可实现三维的堆叠，其中，实施例一是基于体硅技术的CMOS纳米线晶体管结构，实施例二是基于SOI技术的CMOS纳米线晶体管结构。由图17和图23可知，本发明提出的一种CMOS纳米线晶体管可以将适合于PMOS沟道形成的纳米线和适合于NMOS沟道形成的纳米线集成在一起，此外，栅极的宽度可小于十几纳米，并且该栅极材料完全环绕在纳米线的沟道周围。

以下实施例一和实施例二均以第一栅极为PMOS晶体管，第二栅极为NMOS晶体管，接触沟道位于第一栅极中为例。需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互自由组合。

实施例一

如图17所示的一种基于体硅技术的CMOS纳米线晶体管，其结构包括：

一体硅衬底，包括一底部衬底13、一缓冲层14、一PMOS沟道20，所述底部衬底13为单晶硅晶圆，所述缓冲层14的材料为SiGex，所述体硅衬底上设有第一栅极和第二栅极；

所述第一栅极中嵌入设置有至少一PMOS沟道20，所述第二栅极中嵌入设置有至少一NMOS沟道21，所述PMOS沟道20还包括一接触沟道16；

其中，所述PMOS沟道20与所述第一栅极之间，以及所述NMOS沟道21与所述第二栅极之间均设置有第二绝缘层19；

所述第一栅极与所述半导体衬底之间，以及所述第二栅极与所述半导体衬底之间均设置有第一绝缘层15；

所述第一栅极位于第一栅极区17，所述第二栅极位于所述第二栅极区18，所述第一栅极区17中的所述接触沟道16和所述PMOS沟道20与所述第二栅极区18中的所述NMOS沟道21呈交错分布。

实施例一的一种基于体硅技术的CMOS纳米线晶体管的制备方法，（以下提到的PMOS沟道层20和NMOS沟道层21经制备后，最终会分别形成PMOS沟道20和NMOS沟道21）主要包括以下步骤：

步骤S1、如图6所示，所述半导体衬底的制备方法包括：提供一单晶硅晶圆13；在所述单晶硅晶圆13上依次外延生长缓冲层14和一PMOS沟道层20，以形成所述半导体衬底。即提供一顶部制备有一层所述PMOS沟道层20（该PMOS沟道层20即为接下来形成的所述接触沟道16）的体硅衬底，体硅衬底包括一单晶硅晶圆13和外延于所述单晶硅晶圆13上的缓冲层14以及外延于缓冲层14上的PMOS沟道层20，所述缓冲层14的材料为SiGex；

步骤S2、如图7所示，在所述PMOS沟道层20上依次反复交叠制备所述NMOS沟道层21及所述PMOS沟道层20（即使接下来形成的PMOS沟道层20和NMOS沟道层21在步骤S8中形呈交错分布），使其底部为步骤S1中的所述PMOS沟道层20，顶部为所述NMOS沟道层21；其中，缓冲层14用于释放体硅衬底和PMOS沟道层20之间的应力。PMOS沟道层20和NMOS沟道层21的厚度决定PMOS晶体管和NMOS晶体管的沟道宽度。PMOS沟道层20和NMOS沟道层21交叠的次数决定PMOS晶体管和NMOS晶体管在垂直方向并联的个数（本实施例一中仅并联了3个以示意，实际运用中可并列多个，方法与该实施例一类似）；其中，PMOS沟道层20采用可以增强空穴迁移率并与半导体衬底有较好晶格匹配的PMOS晶体管的沟道材料，优选的采用锗材料。NMOS沟道层21采用可以增强电子迁移率并与半导体衬底有较好晶格匹配的NMOS晶体管的沟道材料，优选的采用GaAs材料，也可以采用由Ga、Al、In、As、P等III-V族合金体系材料构成的多层复合材料；

步骤S3、如图8所示，定义并刻蚀形成相互分开的第一栅极区和第二栅极区。在所述顶部的NMOS沟道层21上制备一刻蚀层22，在所述刻蚀层22上制备定义第一栅极区17及第二栅极区18的光刻胶23，即利用光刻定义PMOS晶体管和NMOS晶体管的圆形沟道区域，也就是PMOS沟道20及NMOS沟道21所在的区域，其中第一栅极区17为PMOS晶体管，第二栅极区18为NMOS晶体管；

步骤S4、制备第一掩膜材料24遮蔽所述第一栅极区17的源漏区和所述第二栅极区18。刻蚀至所述体硅衬底的缓冲层14后停止刻蚀，并去除所述光刻胶23及所述刻蚀层22形成如图9所示的结构；然后如图10（该图10是以图10中所示的虚线为界线划分为图10-A和图10-B，位于上述虚线右侧B部分的图形为图10-B，位于上述虚线左侧A部分的图形为图10-A，该图10-B为实施例一步骤S5的顶部示意图，图10-A是图10-B中沿A-A剖面截开后的剖面结构示意图）所示，在所述体硅衬底上制备一第一掩膜材料24；所述第一掩膜材料24覆盖区域为第二栅极区18及部分第一栅极区17，部分第一栅极区17包括PMOS晶体管的源漏区域及其他需保护防止被刻蚀的区域；

步骤S5、如截面图11所示，刻蚀去除未被遮蔽的NMOS沟道层21后，去除所述第一掩膜材料24；去除所述第一掩膜材料24未覆盖区域的所述NMOS沟道层21，并去除所述第一掩膜材料24以形成所述第一栅极区17中的所述接触沟道16及若干圆形沟道，该接触沟道16及若干所述圆形沟道共同构成了PMOS沟道20，由此PMOS沟道层20经制备去除其余部分后形成了PMOS沟道20；其中，采用对所述NMOS沟道层21刻蚀率高，对所述PMOS沟道20刻蚀率低的刻蚀剂进行刻蚀以去除所述第一掩膜材料24未覆盖区域的所述NMOS沟道层21；

步骤S6、如图12（该图12是以图12中所示的虚线为界线划分为图12-A和图12-B，位于上述虚线右侧B部分的图形为图12-B，位于上述虚线左侧A部分的图形为图12-A，该图12-B为实施例一步骤S5的顶部示意图，图12-A是图12-B中沿A-A剖面截开后的剖面结构示意图）所示，制备第二掩膜材料25遮蔽所述第二栅极区18的源漏区和所述第一栅极区17。类似步骤S5，在所述半导体衬底上制备一第二掩膜材料25；所述第二掩膜材料25覆盖区域为第一栅极区17及部分第二栅极区18，部分第二栅极区18包括NMOS晶体管的源漏区域及其他需保护防止被刻蚀的区域；

步骤S7、如截面示意图13所示，其三维立体示意图如图14所示，刻蚀去除未被遮蔽的PMOS沟道层20后，去除所述第二掩膜材料25。类似于步骤S6，去除所述第二掩膜材料25未覆盖区域的所述PMOS沟道层20，并去除所述第二掩膜材料25以形成所述第二栅极区18中的若干圆形沟道，该圆形沟道即为NMOS沟道层21，由此NMOS沟道层21经制备去除其余部分后形成了NMOS沟道21；其中，采用对所述PMOS沟道层20刻蚀率高，对所述NMOS沟道层21刻蚀率低的刻蚀剂进行刻蚀以去除所述第二掩膜材料25未覆盖区域的所述PMOS沟道层20；

步骤S8、如图15所示，制备绝缘层覆盖保留的PMOS沟道层20的表面、保留的NMOS沟道层21的表面以及暴露的半导体衬底的表面。制备所述第二绝缘层19及所述第一绝缘层15；所述接触沟道16直接与所述体硅衬底连接，所述接触沟道16未与所述体硅衬底连接部分的表面覆盖有所述第一绝缘层15，且该第一绝缘层15还覆盖所述体硅衬底的其余表面，所述接触沟道16与PMOS沟道层20即所述PMOS沟道层20于所述第一栅极区17中垂直排列且等间距居中对齐；NMOS沟道层21于所述第二栅极区18中垂直排列且等间距居中对齐；其中，上述二间距相等,所述第一绝缘层15及所述第二绝缘层19优选的采用Al₂O₃，也可采用SiO₂/Al₂O₃/SiN_x等复合材料或其它高介电常数的材料，可以有效减小栅极到沟道的漏电。

所述第一绝缘层15和所述第二绝缘层19均采用原子层沉积的方法制备而成；

步骤S9、如图16（该图16是以图16中所示的虚线为界线划分为图16-A和图16-B，位于上述虚线右侧B部分的图形为图16-B，位于上述虚线左侧A部分的图形为图16-A，该图16-B为实施例一步骤S5的顶部示意图，图16-A是图16-B中沿A-A剖面截开后的剖面结构示意图）所示，在所述第一栅极区17和所述第二栅极区18分别定义并制备栅极，以形成PMOS晶体管和NMOS晶体管；其中，所述PMOS沟道层经制备去除其余部分后形成PMOS沟道，所述NMOS沟道层经制备去除其余部分后形成NMOS沟道。在体硅衬底上制备一掩膜层26利用光刻以定义第一栅极层和第二栅极层的位置即利用光刻定义PMOS晶体管和NMOS晶体管的栅极区域；如图17所示，沉积第一栅极层及第二栅极层，并去除所述掩膜层26；

其中，制备第一栅极区17和第二栅极区18的源极和漏极的步骤可在S7完成后制备，也可在步骤S9完成后制备。该步骤是通过离子注入的方法制备第一栅极区17的源漏极和第二栅极区18的源漏极。PMOS晶体管和NMOS晶体管的源极和漏极的制备，与现有的FinFET技术相同，采用离子注入的方法，因此部分不是决定晶体管尺寸和性能的关键，此处不做详细论述。

实施例二

该实施例二与实施例二的区别仅在于半导体衬底不同，除半导体衬底及接触沟道层以外的制备方法与实施例一中的CMOS纳米线晶体管结构及制备方法完全一致。即将上述实施例一中的步骤S1替换为下述步骤，则可制备出本发明的实施例二一种基于SOI技术的CMOS纳米线晶体管结构。

如图23所示的一种基于SOI技术的CMOS纳米线晶体管结构，该结构包括：

一SOI衬底，包括一第二晶圆13’和一掩埋层14’，所述第二晶圆13’为单晶硅晶圆，所述掩埋层14’的材料为埋入式氧化物（BOX），所述SOI衬底上设有第一栅极和第二栅极，

所述第一栅极中嵌入设置有至少一PMOS沟道20'，所述第二栅极中嵌入设置有至少一NMOS沟道21’，所述PMOS沟道20’还包括一接触沟道16’；

其中，所述PMOS沟道20’与所述第一栅极之间，以及所述NMOS沟道21’与所述第二栅极之间均设置有第二绝缘层19’。

所述第一栅极与所述半导体衬底之间，以及所述第二栅极与所述半导体衬底之间均设置有第一绝缘层15’；

所述第一栅极位于第一栅极区17’，所述第二栅极位于所述第二栅极区18’，所述第一栅极区17’中的所述接触沟道16’和所述PMOS沟道20’与所述第二栅极区18’中的所述NMOS沟道21’呈交错分布。

实施例二的一种基于SOI技术的CMOS纳米线晶体管的制备方法，其半导体衬底的制备主要包括以下步骤：

步骤S1、提供一第一晶圆13’’和制备有掩埋层14’的第二晶圆13’。

步骤S2、在所述第一晶圆13’’上依次外延生长缓冲层15’和PMOS沟道层20’。其第一晶圆的结构如图18所示，其中，所述第一晶圆13’’为单晶硅晶圆，所述缓冲层15’为SiGex；

步骤S3、如图19所示，对该PMOS沟道层20’进行离子注入，以于该PMOS沟道层20’中形成一气泡层；从PMOS沟道层20’这一侧进行气泡层离子注入（即沿图19中的箭头方向注入气泡层离子），使所述PMOS沟道层20’内形成一气泡层；所述气泡层离子为氢离子、氦离子中的一种或者二者共注，也可以是B离子和氢离子共注，优选的，注入能量为5keV-1000keV（如5keV、400keV、800keV、1000keV等），注入剂量为1E15cm²-1E18cm²（如1E15cm²、1E16cm²、1E17cm²、1E18cm²等），注入温度为室温。

步骤S4、如图20所示，将所述第二晶圆13’中的掩埋层14’与包含气泡层的PMOS沟道层20’进行键合。采用疏水键合、亲水键合、等离子辅助键合中的一种将所述第二晶圆13’中的掩埋层14’与包含气泡层的PMOS沟道层20’进行键合；其中，所述第二晶圆13’为单晶硅晶圆，所述掩膜层14’的材料为埋入式氧化物（BOX）；

步骤S5、如图21所示，进行热处理工艺，使该PMOS沟道层20’从所述气泡层处分裂进行热处理。由于注入离子形成的气泡会聚集，并从气泡层将表面薄层即PMOS沟道层20’剥离，转移到第二晶圆13’和掩埋层14’，因此所述气泡层中的气泡会使所述PMOS沟道层20’内部断开成两部分，并且所述气泡由位于所述PMOS沟道层20’内部转移至所述第二晶圆13’及所述掩埋层14’内部；优选的，进行热处理的温度为300℃-800℃（如300℃、450℃、700℃、800℃等），气体氛围为氮气或者氩气；

步骤S6，包含分裂后的PMOS沟道层20’、所述掩埋层14’的所述第二晶圆13’构成所述半导体衬底。即利用断开后的含有部分PMOS沟道层20’、掩埋层14’及第二晶圆13’的结构作为SOI衬底，继续实施例一中的步骤S2-S9，就可以形成基于SOI技术的CMOS纳米线晶体管。其中，图23为在SOI衬底上依次交叠反复制备NMOS沟道层和PMOS沟道层的结构示意图，即将实施例二中制备的SOI衬底开始继续实施例一中的步骤S2后的结构示意图。

以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所做出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。

Claims

1.一种CMOS纳米线晶体管结构，其特征在于，包括：

2.如权利要求1所述的CMOS纳米线晶体管结构，其特征在于，所述第一栅极或所述第二栅极中还设置有接触沟道，所述接触沟道位于所述第一绝缘层的上表面。

3.如权利要求1所述的CMOS纳米线晶体管结构，其特征在于，所述PMOS沟道与所述NMOS沟道呈交错分布。

4.如权利要求1所述的CMOS纳米线晶体管结构，其特征在于，所述半导体衬底包括一单晶硅晶圆和一缓冲层，所述缓冲层覆盖所述单晶硅晶圆的上表面，所述第一绝缘层覆盖所述缓冲层的上表面；

其中，所述缓冲层的材料为SiGex。

5.如权利要求1所述的CMOS纳米线晶体管结构，其特征在于，所述半导体衬底还可以是包括一第二晶圆和一掩埋层，所述掩埋层覆盖所述第二晶圆的上表面，所述第一绝缘层覆盖所述掩埋层的上表面；

6.如权利要求1所述的CMOS纳米线晶体管结构，其特征在于，所述PMOS沟道的材料为锗，所述NMOS沟道的材料为GaAs、Al、In、As、P中的一种或多种元素构成的复合材料。

7.如权利要求1所述的CMOS纳米线晶体管结构，其特征在于，所述第二绝缘层及所述第一绝缘层的材料均为Al2O3、SiO2、SiNx中的一种或多种材料构成的复合材料。

8.一种CMOS纳米线晶体管的制备方法，其特征在于，主要包括以下步骤：

步骤S1、提供一顶层为PMOS沟道层的半导体衬底；

步骤S2、在所述半导体衬底的上表面依次反复交叠制备NMOS沟道层及PMOS沟道层；

9.如权利要求8所述的CMOS纳米线晶体管的制备方法，其特征在于，所述半导体衬底的制备方法包括：

提供一单晶硅晶圆；

10.如权利要求9所述的CMOS纳米线晶体管的制备方法，其特征在于，所述缓冲层的材料为SiGex。

11.如权利要求8所述的CMOS纳米线晶体管的制备方法，其特征在于，所述半导体衬底的制备方法还可以是：

提供一第一晶圆和制备有掩埋层的第二晶圆；

在所述第一晶圆上依次外延生长缓冲层和PMOS沟道层；

进行热处理工艺，使该PMOS沟道层从所述气泡层处分裂；

12.如权利要求11所述的CMOS纳米线晶体管的制备方法，其特征在于，所述第一晶圆为单晶硅晶圆，所述缓冲层为SiGex，所述第二晶圆为单晶硅晶圆，所述掩埋层的材料为埋入式氧化物。

13.如权利要求11所述的CMOS纳米线晶体管的制备方法，其特征在于，所述离子注入中注入的离子为氢离子、氦离子中的一种或两种的组合，或B离子和氢离子的组合；

14.如权利要求11所述的CMOS纳米线晶体管的制备方法，其特征在于，采用疏水键合、亲水键合、等离子辅助键合中的一种将所述第二晶圆中的掩埋层与包含气泡层的PMOS沟道层进行键合。

15.如权利要求11所述的CMOS纳米线晶体管的制备方法，其特征在于，所述热处理工艺的温度为300℃-800℃，气体氛围为氮气或者氩气。

16.如权利要求8所述的CMOS纳米线晶体管的制备方法，其特征在于，

步骤S5中，采用对所述NMOS沟道层刻蚀率高，对所述PMOS沟道层刻蚀率低的刻蚀剂刻蚀去除未被遮蔽的NMOS沟道层；

17.如权利要求16所述的CMOS纳米线晶体管的制备方法，其特征在于，步骤S5和步骤S7中的刻蚀为湿法刻蚀或干法刻蚀。

18.如权利要求8所述的CMOS纳米线晶体管的制备方法，其特征在于，步骤S8中，采用原子层沉积工艺制备所述绝缘层。

19.如权利要求8所述的CMOS纳米线晶体管的制备方法，其特征在于，步骤S9中具体包括：

去除所述掩模层。

20.如权利要求8所述的CMOS纳米线晶体管的制备方法，其特征在于，在步骤S7与步骤S8之间还包括：通过离子注入的方法制备所述第一栅极区的源漏极和所述第二栅极区的源漏极。

21.如权利要求8所述的CMOS纳米线晶体管的制备方法，其特征在于，在步骤S9之后还包括：通过离子注入的方法制备所述第一栅极区的源漏极和所述第二栅极区的源漏极。