CN103887242A

CN103887242A - 一种半导体结构及其制造方法

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Publication number: CN103887242A
Application number: CN201210564774.8A
Authority: CN
Inventors: 李迪
Original assignee: Individual
Current assignee: Individual
Priority date: 2012-12-23
Filing date: 2012-12-23
Publication date: 2014-06-25

Abstract

本发明提供了一种半导体结构的制造方法，该方法包括以下步骤：提供衬底，所述衬底包括第一方向和第二方向；在所述衬底上形成栅堆叠，所述栅堆叠依次包括第一绝缘层和浮栅，沿着第二方向对浮栅进行刻蚀形成与位线平行的浮栅；沿着第二方向对浮栅顶部进行刻蚀，使其顶部分别与第一方向和第二方向平行的至少两条相交的沟槽；在浮栅上淀积形成第二绝缘层和控制栅，所述第二绝缘层和控制栅在第一方向包裹住浮栅；沿着第一方向对所述浮栅向下刻蚀使得平行的浮栅切断形成浮栅阵列；在每个浮栅第二方向上的两侧形成源/漏区。相应的，本发明还提供了一种半导体结构。本发明可以加强控制栅和浮栅之间的电容耦合，并且降低相邻两列单元间的电容耦合。

Description

一种半导体结构及其制造方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体结构及其制造方法。

背景技术

EEPROM（电可擦写可编程只读存储器）是可用户更改的只读存储器（ROM），其可通过高于普通电压的作用来擦除和重编程（重写）。不像EPROM芯片，EEPROM不需从计算机中取出即可修改。在一个EEPROM中，当计算机在使用的时候是可频繁地重编程的，因此EEPROM的应用越来越广泛。

EEPROM采用双层栅(二层多晶硅)结构，即在常规的MOS管的硅栅下面又增加一层多晶硅栅，这层硅栅不和外界相连，完全被绝缘层材料（比如二氧化硅，氮化硅等）和周围隔离，这层硅栅就叫浮栅。浮栅中的电荷可以通过载流子（一般是电子）进出浮栅来改变，在控制栅加电压，衬底中的电子在电压的作用下经过氧化层转移到浮栅中。浮栅中电荷数量将影响MOS管的阈值电压，比如浮栅中有电子的注入时，对于n型MOS管来说，阈值电压被提升。不同的阈值电压对应于不同的存储状态。

随着现代技术的发展，人们对存储器容量的要求越来越高，所以存储器密度越来越大，相应的存储单元间的距离就变得越来越小。当此距离小到一定程度时，相邻存储单元间的电容耦合作用的问题就变得突出出来，这严重限制了存储密度的进一步提升，所以亟需找到一个办法来解决这个问题。

发明内容

本发明提供了一种可以解决上述问题的半导体结构及其制造方法。

根据本发明的一个方面，提供了一种半导体结构的制造方法，该方法包括以下步骤：

a)提供衬底，所述衬底包括第一方向和第二方向；

b)在所述衬底上形成栅堆叠，所述栅堆叠依次包括第一绝缘层和浮栅，沿着第二方向对浮栅进行刻蚀形成与第二方向平行的浮栅；

c)对浮栅顶部进行刻蚀，使其顶部形成分别与第一方向和第二方向平行的至少两条相交的沟槽；

d)在浮栅上淀积形成第二绝缘层和控制栅，所述第二绝缘层和控制栅在第一方向包裹住浮栅；

e)沿着第一方向对所述浮栅向下刻蚀使得平行的浮栅切断形成浮栅阵列；

f)在每个浮栅第二方向上的两侧形成源/漏区。

根据本发明的另一个方面，还提供了一种半导体结构，包括：

衬底，所述衬底包括字线方向和位线方向；

栅堆叠，位于所述衬底之上，所述栅堆叠由第一绝缘层和浮栅、第二绝缘层和控制栅从下往上依次堆叠而成；

所述浮栅顶部具有分别与字线方向和位线方向平行的至少两条相交的沟槽；

源/漏区，在所述位线方向位于所述栅堆叠两侧的衬底中。

与现有技术相比，本发明在浮栅顶部形成分别与字线方向和位线方向平行的至少两条相交的沟槽，可以加强控制栅和浮栅之间的电容耦合，而浮栅顶部在字线方向的凹状结构可有效减小相邻单元之间的耦合面积。通过以上方法，可以有效的降低相邻存储单元之间的寄生耦合效应，有利于进一步减小存储单元间距离以及增加电路集成规模。

附图说明

通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显。

图1为根据本发明的实施例的半导体结构制造方法的流程图；

图2至图19为按照图1所示流程制造半导体结构的各个阶段的示意图；

其中，图2、图3、图6、图7、图8、图10、图11、图13、图14、图15为字线方向截取的剖面示意图；

图17、图18、图19为位线方向截取的剖面示意图；

图4、图5、图9、图12、图16为俯视图。

具体实施方式

下面详细描述本发明的实施例。

所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用性和/或其他材料的使用。

根据本发明的一个方面，提供了一种半导体结构的制造方法，特别是一种存储器件的制造方法。下面，将结合图2至图19通过本发明的一个实施例对图1形成半导体结构的方法进行具体描述。如图1所示，本发明所提供的制造方法包括以下步骤：

在步骤S101中，提供衬底100，所述衬底100包括字线和位线两个方向，所述字线和位线两个方向通常相互垂直。多条字线在字线方向上连接存储单元阵列，多条位线在位线方向上连接所述存储单元阵列。当选中其中一条字线和位线时，可以读取与所述字线和位线交叉处与被选中字线和位线连接的存储单元。

所述存储器件的具体制造方法如下，如图2所示，首先提供衬底100。在本实施例中，所述衬底100为硅衬底，例如硅晶片。根据现有技术公知的设计要求(例如P型衬底或者N型衬底)，衬底100可以包括各种掺杂配置。在其他实施例中，所述衬底100可以包括其他基本半导体，如锗。或者，衬底100可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟。典型地，衬底100可以具有但不限于约几百微米的厚度，例如可以在400μm-800μm的厚度范围内。

我们给所述的衬底100规定字线和位线两个方向，如图4所示，在接下来的叙述中，我们会在这两个方向上对整个制造流程进行详细的叙述。

在步骤S102中，在所述衬底100上形成栅堆叠，所述栅堆叠依次包括第一绝缘层110和浮栅层。

具体的，如图2所示，首先在所述衬底100上淀积一层第一绝缘层110，可选用的淀积方法包括PVD、CVD、ALD、PLD、MOCVD、PEALD、溅射、分子束淀积（MBE）等，或者直接用热氧化的方法在衬底(100)上生长一层氧化物。

之后在所述第一绝缘层110上生成浮栅层，具体制作方法为在第一绝缘层110上依次淀积形成至少两层层材料层。下面以形成三层材料层的情况进行描述，如图3所示，例如包括：第一导电层120、半导体层130和第二导电层140，其中第一导电层120和第二导电层140也可以用半导体材料层代替。如图3所示。所述第一导电层120和第二导电层140的材料为Poly-Si、Ti、Co、Ni、Al、W、合金、金属硅化物或其组合。半导体层130例如可以为硅、锗或化合物半导体。所述浮栅层总厚度为50-100nm，其中半导体层130的厚度之和占浮栅层总厚度的40~60%。

第二导电层140淀积形成之后，需要再对其进行刻蚀，首先进行光刻工艺来形成图形化的光刻胶150，俯视图如图4所示。之后以光刻胶150为掩膜对第一绝缘层110和浮栅层进行图形化刻蚀，直至未被光刻胶覆盖的部分裸露出衬底100，俯视图如图5所示，沿着字线方向的剖面图如图6所示。具体刻蚀方法可选用干法刻蚀如反应离子刻蚀RIE或湿法刻蚀。

在本发明的一个实施例中，在刻蚀第一绝缘层110和浮栅层，裸露出衬底100之后，再用光刻胶为掩膜，继续对衬底100局部进行刻蚀，如图7所示，刻蚀深度为100-300nm。可将光刻胶去除，之后在所述沟槽内回填氧化物以形成浅沟槽隔离结构160，直至高度略为高于第一绝缘层110的位置，以形成浅沟槽隔离结构160，如图8所示。通常浅沟槽隔离结构160形成工艺包括淀积氧化物直至在所述沟槽内的氧化物高度超过浮栅层高度，进行化学机械抛光对氧化物进行打磨以致暴露出浮栅层，对氧化物进行选择性刻蚀直到略高于第一绝缘层110的位置。

在步骤S103中，沿着位线方向对浮栅顶部进行刻蚀，使其顶部形成分别与位线方向和字线方向平行的至少两条相交的沟槽。其俯视图如图9所示。

具体的，首先按照图9所示的形状在浮栅及浅沟槽隔离结构160上方涂覆光刻胶210，即在浮栅顶部绘制出分别与第一方向和第二方向平行的至少两条相交的沟槽形状，胶层厚度略高于第二导电层140，其剖面图如图10所示，图10的剖面是沿图9A-A方向截取的剖面。之后以光刻胶210为掩膜对半导体层130和第二导电层140进行图形化刻蚀，直至未被光刻胶覆盖的部分裸露出紧接着第一绝缘层110之上的第一导电层120，其如图11所示。具体刻蚀方法可选用干法刻蚀如反应离子刻蚀RIE或湿法刻蚀。去除光刻胶之后的俯视图如图12所示。

在步骤S104中，在刻蚀后的浮栅上淀积形成第二绝缘层170和控制栅180，所述第二绝缘层170和控制栅180在字线方向包裹住浮栅。

具体的，在浮栅表面和侧面形成第二绝缘层170，所述第二绝缘层170在字线方向包裹住浮栅，其剖面图分别如图13和图14所示，图13和图14分别为沿图12中的C-C线和D-D线的剖面图。所述第二绝缘层170可以由三层组成，分别为氧化物层、氮化物层和氧化物层。

在所述第二绝缘层170形成之后，再在其上淀积形成一层控制栅180，所述控制栅180要包裹住浮栅和第二绝缘层170，剖面图如图15所示，俯视图如图16所示。材料为导电材料Poly-Si、Ti、Co、Ni、Al、W、合金、金属硅化物或其组合。形成控制栅之后可以对其顶部进行化学机械抛光处理，使其顶部平整。由于第二绝缘层170和控制栅180包裹住浮栅，而浮栅顶部被刻蚀为分别与位线方向和字线方向平行的至少两条相交的沟槽结构，因此增大了控制栅180与浮栅之间耦合面积，增加耦合电容，提高控制栅对浮栅的控制，增加器件性能。此时，控制栅180在字线方向上将同一排的多个浮栅侧壁包裹，每个浮栅的控制栅都连接在一起，形成同一的电位。

在步骤S105中，对浮栅进行刻蚀，形成浮栅阵列。

具体的，首先沿着字线方向形成多条光刻胶覆盖在控制栅180上方，对半导体器件进行向下刻蚀以除去光刻胶两侧的控制栅180、第二绝缘层、浮栅以及第一绝缘层，使得条形光刻胶两侧暴露出衬底100或浅沟槽隔离160，去除光刻胶之后俯视图如图17所示，沿着图17中的B-B线的剖面图如图18所示。

上文以浮栅为三层结构为例进行说明，实际上根据本发明，还可以形成三层以上的浮栅结构。多层浮栅结构经过刻蚀后，所述浮栅顶部形成分别与位线方向和字线方向平行的至少两条相交的沟槽结构，可以增大浮栅表面面积，从而增强控制栅和浮栅之间的电容耦合；同时减小了相邻器件之间的耦合面积，可以有效的降低寄生耦合效应，减小器件间干扰。

在步骤S106中，在堆叠栅两侧形成源/漏区310。

具体地，如图19所示，通过向衬底100中注入P型或N型掺杂物或杂质，在所述伪栅堆叠两侧形成源/漏区310。优选的所述半导体结构的类型为NMOS，则所述源漏区310掺杂类型为N型。

然后对所述半导体结构进行退火，以激活源/漏区310中的掺杂，退火可以采用包括快速退火、尖峰退火等其他合适的方法形成。

与现有技术相比，本发明具有以下优点：本发明将浮栅刻蚀为分别与位线方向和字线方向平行的至少两条相交的沟槽结构，可以增加控制栅包裹浮栅的面积；由于相邻两排字线上的浮栅之间存在电容耦合，会干扰各自存贮单位的读写，本发明通过对每个浮栅顶部向下形成相交的沟槽，从而减少相邻两排字线上的浮栅之间的相互的电容耦合，减小器件间干扰。通过以上两个方法，这有助于进一步增加电路集成规模和减小存储单元间距离。

根据本发明的另一个方面，还提供了一种半导体结构，该半导体结构包括：

衬底100，在本实施例中，所述衬底100为硅衬底，例如硅晶片。根据现有技术公知的设计要求，例如P型衬底或者N型衬底，衬底100可以包括各种掺杂配置。在其他实施例中，所述衬底100可以包括其他基本半导体，如锗。或者，衬底100可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟。典型地，衬底100可以具有但不限于约几百微米的厚度，例如可以在400μm-800μm的厚度范围内。在本实施例中所述衬底100为P型衬底，为了便于下文的描述，预先规定相互垂直的字线和位线两个方向，如图4所示。

栅堆叠，位于所述衬底100之上，所述栅堆叠由第一绝缘层110和浮栅、第二绝缘层170和控制栅180从下往上依次堆叠而成。在字线方向的剖面图如图14和15所示，在位线方向的剖面图如图19所示。

其中所述浮栅在第一绝缘层110之上，由至少两层材料层构成，例如有第一导电层120、半导体层130和第二导电层140堆叠而成。其中第一导电层120和第二导电层140也可以由半导体层来代替。浮栅层总厚度为50-100nm，其中所述半导体层130的厚度占浮栅层总厚度的40~60%。

所述浮栅为多层结构，其顶部形成分别与位线方向和字线方向平行的至少两条相交的沟槽结构，如图18所示。而形成在浮栅上的第二绝缘层170和控制栅180在字线方向覆盖浮栅的上表面和侧面，而在位线方向第二绝缘层170和控制栅180只覆盖在浮栅的上表面，即浮栅的侧表面没有被第二绝缘层170和控制栅180所覆盖。

其中，所述浮栅和控制栅的材料为Poly-Si、Ti、Co、Ni、Al、W、合金、金属硅化物或其组合。第一导电层120和第二导电层140也可以用半导体材料层代替。如图3所示。所述第一导电层120和第二导电层140的材料为Poly-Si、Ti、Co、Ni、Al、W、合金、金属硅化物或其组合；半导体层130例如可以为硅，锗或化合物半导体。

所述第二绝缘层170优选地由至少三层结构组成，例如分别为氧化物层、氮化物层和氧化物层的三层结构。

源/漏区310，在位线方向位于所述栅堆叠两侧的衬底100中，根据半导体结构的类型，所述源/漏区310中包含P型或N型掺杂物或杂质，例如，对于PMOS器件来说，掺杂杂质为硼；对于NMOS器件来说，掺杂杂质为砷。其中，所述源/漏区310的掺杂浓度范围约为5×10¹⁸cm^-3至5×10²⁰cm^-3，其结深范围约为3nm至50nm。优选的所述半导体结构的类型为NMOS，则所述源漏区310掺杂类型为N型，如图18所示。

浅沟槽隔离结构160沿着位线方向条形排列，位于衬底100中，材料为SiO₂、Si₃N₄等绝缘物质，厚度为100-300nm，如图12所示。

虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。

此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。

Claims

1.一种半导体结构的制造方法，该方法包括以下步骤：

a)提供衬底（100），所述衬底（100）包括第一方向和第二方向；

b)在所述衬底（100）上形成栅堆叠，所述栅堆叠依次包括第一绝缘层(110)和浮栅，沿着第二方向对浮栅进行刻蚀形成与第二方向平行的浮栅；

d)在浮栅上淀积形成第二绝缘层（170）和控制栅（180），所述第二绝缘层（170）和控制栅（180）在第一方向包裹住浮栅；

f)在每个浮栅第二方向上的两侧形成源/漏区(310)。

2.根据权利要求1所述的半导体结构制造方法，在所述步骤b）中，在所述衬底(100)上淀积形成第一绝缘层（110）和浮栅层之后，还需在所述浮栅层之上淀积光刻胶，之后对第一绝缘层（110）和浮栅层进行图形化刻蚀，直至未被光刻胶覆盖的部分裸露出衬底（100）。

3.根据权利要求1所述的半导体结构制造方法，其中在所述步骤b）中，所述浮栅的形成方法为：

在第一绝缘层（110）上依次淀积形成导电的至少第一至第三层材料层。

4.根据权利要求1-3所述的半导体结构制造方法，其中：

其中在步骤c）中，对浮栅顶部沟槽向下刻蚀进行到露出第一绝缘层（110）上的第一材料层（120）为止。

5.根据权利要求1-4中的任何一项所述的半导体结构制造方法，其中所述第一方向为字线方向，所述第二方向为位线方向。

6.一种半导体结构，包括：

衬底(100)，所述衬底（100）包括字线方向和位线方向；

栅堆叠，位于所述衬底(100)之上，所述栅堆叠由第一绝缘层（110）和浮栅、第二绝缘层（170）和控制栅（180）从下往上依次堆叠而成；

源/漏区(310)，在所述位线方向位于所述栅堆叠两侧的衬底(100)中。

7.根据权利要求6所述的半导体结构，其中所述浮栅在第一绝缘层（110）上依次包括第一至第三层材料层。

8.根据权利要求6所述的半导体结构，其中，所述第二绝缘层（170）和控制栅（180）在字线方向覆盖浮栅的侧面。

9.根据权利要求7所述的半导体结构，其中，所述浮栅顶部的分别与字线方向和位线方向平行的至少两条相交的沟槽停止于所述第一绝缘层（110）之上的导电的第一材料层。