KR20210082261A - 성능 최적화된 지원 칩 및 응력 최적화된 3차원 메모리 칩을 포함하는 본딩된 구조물 및 이를 제조하기 위한 방법 - Google Patents

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테츠야 시라수
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Abstract

본딩된 어셈블리는 제1 단결정 반도체 기판 상에 위치된 3차원 메모리 어레이를 포함하는 메모리 다이, 및 제2 단결정 반도체 기판 상에 위치되고 메모리 다이에 본딩된 주변 회로를 포함하는 로직 다이를 포함한다. 3차원 메모리 어레이는 워드 라인들 및 비트 라인들을 포함한다. 로직 다이는 비트 라인들 또는 워드 라인들에 평행한 채널 방향을 따라 전류를 흐르게 하도록 구성된 반도체 채널들을 갖는 전계 효과 트랜지스터들을 포함한다. 제1 및 제2 단결정 반도체 기판들에 대해 상이한 결정학적 배향들이 사용된다. 제1 단결정 반도체 기판의 결정학적 배향들은 메모리 칩의 응력 변형을 최소화하도록 선택되는 반면, 제2 단결정 반도체 기판의 결정학적 배향들은 주변 회로의 디바이스 성능을 최대화하도록 선택된다.

Description

성능 최적화된 지원 칩 및 응력 최적화된 3차원 메모리 칩을 포함하는 본딩된 구조물 및 이를 제조하기 위한 방법
관련 출원
본 출원은 2019년 1월 8일자로 출원된 미국 정규 특허 출원 제16/242,216호의 우선권의 이익을 주장하며, 그의 전체 내용은 본 명세서에 참고로 포함된다.
기술분야
본 개시는 일반적으로 반도체 디바이스의 분야에 관한 것이며, 특히 다이 방향들에 대한 상이한 결정학적 배향들을 사용하는 성능 최적화된 지원 칩 및 응력 최적화된 3차원 메모리 칩을 포함하는 본딩된 구조물(bonded structure) 및 이를 제조하는 방법들에 관한 것이다.
셀당 1 비트를 갖는 3차원 수직 NAND 스트링들을 포함하는 3차원 메모리 디바이스가 T. Endoh 등에 의한 다음 제목의 논문에 개시되어 있다: "Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor (S-SGT) Structured Cell", IEDM Proc. (2001) 33-36.
본 개시의 실시예에 따르면, 본딩된 어셈블리가 제공되며, 이 본딩된 어셈블리는 제1 단결정 반도체 기판 상에 위치된 3차원 메모리 어레이를 포함하는 메모리 다이; 및 제2 단결정 반도체 기판 상에 위치되고 메모리 다이에 본딩된 주변 회로를 포함하는 로직 다이를 포함한다. 3차원 메모리 어레이는 제1 수평 방향을 따라 측방향으로 연장되는 워드 라인들 및 제2 수평 방향을 따라 측방향으로 연장되는 비트 라인들을 포함하고; 로직 다이는 제1 수평 방향 및 제2 수평 방향으로부터 선택된 채널 방향을 따라 전류를 흐르게 하도록 구성된 반도체 채널들을 갖는 전계 효과 트랜지스터들을 포함하고; 제1 단결정 반도체 기판은 제1 결정학적 배향들의 세트로서, 제1 결정학적 배향들의 세트의 <100> 방향이 수직 방향에 평행하고, 제1 결정학적 배향들의 세트의 제1 <110> 방향이 제1 수평 방향에 평행하고, 제1 결정학적 배향들의 세트의 제2 <110> 방향이 제2 수평 방향에 평행이 되게 하는, 상기 제1 결정학적 배향들의 세트를 갖고; 제2 단결정 반도체 기판은 제2 결정학적 배향들의 세트로서, 제2 결정학적 배향들의 세트의 임의의 <100> 방향 이외의 방향이 수직 방향에 평행하거나, 제2 결정학적 배향들의 세트의 임의의 <110> 방향 이외의 방향이 제1 수평 방향 및 제2 수평 방향 중 하나에 평행이 되게 하는, 상기 제2 결정학적 배향들의 세트를 갖는다.
본 개시의 다른 실시예에 따르면, 본딩된 어셈블리를 형성하기 위한 방법이 제공되며, 이 방법은 제1 단결정 반도체 기판 상에 위치된 3차원 메모리 어레이를 포함하는 메모리 다이를 제공하는 단계 - 3차원 메모리 어레이는 제1 메모리 다이 수평 방향을 따라 측방향으로 연장되는 워드 라인들 및 제2 메모리 다이 수평 방향을 따라 측방향으로 연장되는 비트 라인들을 포함하고, 제1 단결정 반도체 기판은 제1 결정학적 배향들의 세트로서, 제1 결정학적 배향들의 세트의 <100> 방향이 제1 단결정 반도체 기판의 평면형 상부 표면에 수직이고, 제1 결정학적 배향들의 세트의 제1 <110> 방향이 제1 메모리 다이 수평 방향에 평행하고, 제1 결정학적 배향들의 세트의 제2 <110> 방향이 제2 메모리 다이 수평 방향에 평행이 되게 하는, 상기 제1 결정학적 배향들의 세트를 가짐 -; 제2 단결정 반도체 기판 상에 위치된 주변 회로를 포함하는 로직 다이를 제공하는 단계 - 로직 다이는 채널 방향을 따라 전류를 흐르게 하도록 구성된 반도체 채널들을 갖는 전계 효과 트랜지스터들을 포함하고, 제2 단결정 반도체 기판은 제2 결정학적 배향들의 세트로서, 제2 결정학적 배향들의 세트의 임의의 <100> 방향 이외의 방향이 제2 단결정 반도체 기판의 평면형 상부 표면에 수직이거나, 제2 결정학적 배향들의 세트의 임의의 <110> 방향 이외의 방향이 채널 방향에 평행이 되게 하는, 상기 제2 결정학적 배향들의 세트를 가짐 -; 및 로직 다이의 채널 방향이 제1 메모리 다이 수평 방향에 또는 제2 메모리 다이 수평 방향에 평행하도록 로직 다이를 메모리 다이에 본딩하는 단계를 포함한다.
본 개시의 다른 실시예에 따르면, 본딩된 어셈블리를 형성하기 위한 방법은 0도 노치 단결정 실리콘 웨이퍼 상에 위치된 3차원 메모리 어레이를 포함하는 적어도 하나의 메모리 다이를 제공하는 단계, 45도 노치 단결정 실리콘 웨이퍼 상에 위치된 주변 회로를 포함하는 적어도 하나의 로직 다이를 제공하는 단계, 및 적어도 하나의 로직 다이를 적어도 하나의 메모리 다이에 본딩하는 단계를 포함한다.
도 1a는 본 개시의 실시예에 따른 제1 단결정 반도체 기판의 영역의 수직 단면도이다.
도 1b는 본 개시의 실시예에 따른 제1 단결정 반도체 기판 상의 제1 예시적인 노광 필드들의 평면도이다.
도 1c는 본 개시의 실시예에 따른 제1 단결정 반도체 기판 상의 제2 예시적인 노광 필드들의 평면도이다.
도 2는 본 개시의 실시예에 따른 절연 층들 및 희생 재료 층들의 교번하는 스택의 형성 후의 공정중(in-process) 메모리 다이의 개략 수직 단면도이다.
도 3은 본 개시의 실시예에 따른 단차형 테라스들 및 역-단차형(retro-stepped) 유전체 재료 부분의 형성 후의 공정중 메모리 다이의 개략 수직 단면도이다.
도 4a는 본 개시의 실시예에 따른 메모리 개구들 및 지지 개구들의 형성 후의 공정중 메모리 다이의 개략 수직 단면도이다.
도 4b는 도 4a의 공정중 메모리 다이의 하향도(top-down view)이다. 수직 평면 A - A'는 도 4a에 대한 단면의 평면이다.
도 5a 내지 도 5h는 본 개시의 실시예에 따른 그 안의 메모리 스택 구조물, 선택적인 유전체 코어 및 드레인 영역의 형성 동안의 공정중 메모리 다이 내의 메모리 개구의 순차적 개략 수직 단면도들이다.
도 6은 본 개시의 실시예에 따른 메모리 스택 구조물들 및 지지 필러 구조물들의 형성 후의 공정중 메모리 다이의 개략 수직 단면도이다.
도 7a는 본 개시의 실시예에 따른 후면 트렌치들의 형성 후의 공정중 메모리 다이의 개략 수직 단면도이다.
도 7b는 도 7a의 공정중 메모리 다이의 부분 투시 하향도이다. 수직 평면 A - A'는 도 7a의 개략 수직 단면도의 평면이다.
도 8은 본 개시의 실시예에 따른 후면 리세스들의 형성 후의 공정중 메모리 다이의 개략 수직 단면도이다.
도 9a 내지 도 9d는 본 개시의 실시예에 따른 전기 전도성 층들의 형성 동안의 공정중 메모리 다이의 영역의 순차적 수직 단면도들이다.
도 10은 도 9d의 처리 단계에서의 공정중 메모리 다이의 개략 수직 단면도이다.
도 11a는 본 개시의 실시예에 따른 후면 트렌치 내로부터의 퇴적된 전도성 재료의 제거 후의 공정중 메모리 다이의 개략 수직 단면도이다.
도 11b는 도 11a의 공정중 메모리 다이의 하향도이다. 수직 평면 A - A'는 도 11a의 개략 수직 단면도의 평면이다.
도 12a는 본 개시의 실시예에 따른 절연 스페이서들, 후면 콘택 구조물들, 및 추가적인 콘택 비아 구조물들의 형성 후의 공정중 메모리 다이의 개략 수직 단면도이다.
도 12b는 도 12a에 도시된 메모리 충전 개구 구조물을 포함하는 공정중 메모리 다이의 개략 수직 단면 확대도이다.
도 13a는 본 개시의 실시예에 따른 상호연결 비아 구조물들, 비트 라인들, 및 추가적인 금속 라인들의 형성 후의 공정중 메모리 다이의 개략 수직 단면도이다.
도 13b는 도 13a의 공정중 메모리 다이의 하향도이다. 수직 평면 A - A'는 도 13a의 개략 수직 단면도의 평면이다.
도 14는 본 개시의 실시예에 따른 제1 본딩 패드들의 형성 후의 메모리 다이의 개략 수직 단면도이다.
도 15a는 본 개시의 실시예에 따른 제2 단결정 반도체 기판 및 그 상에 형성된 디바이스 구조물들을 다이싱함으로써 형성된 로직 다이의 수직 단면도이다.
도 15b는 본 개시의 실시예에 따른 제2 단결정 반도체 기판 상의 예시적인 노광 필드들의 평면도이다.
도 15c는 본 개시의 실시예에 따른 도 15a의 로직 다이 내의 제1 예시적인 디바이스 레이아웃의 평면도이다.
도 15d는 본 개시의 실시예에 따른 도 15a의 로직 다이 내의 제2 예시적인 디바이스 레이아웃의 평면도이다.
도 16a는 본 개시의 실시예에 따른 예시적인 본딩된 어셈블리의 수직 단면도이다.
도 16b는 본 개시의 실시예에 따른 제1 및 제2 단결정 반도체 기판들의 다양한 결정학적 배향들 사이의 배향 관계들을 예시하는 사시도이다.
도 17은 본 개시의 실시예에 따른 제2 단결정 반도체 기판으로부터 캐리어 기판 부분을 제거한 후의 예시적인 본딩된 어셈블리의 수직 단면도이다.
도 18은 본 개시의 실시예에 따른 제1 단결정 반도체 기판을 통한 측방향 절연 관통 기판 비아 구조물들의 형성 후의 예시적인 본딩된 어셈블리의 수직 단면도이다.
3차원 NAND 메모리 디바이스 내의 메모리 셀들의 기입, 판독, 및 소거 동작들을 수행하기 위해 지원(즉, 드라이버) 회로가 사용된다. 지원 회로의 성능은 지원 회로의 디바이스들이 그 상에 형성되는 기판의 결정학적 배향들에 의해 제한된다. 동시에, 3차원 메모리 디바이스의 신뢰성은 3차원 수직 NAND 스트링들의 결정학적 배향들에 의해 영향을 받는 기계적 응력에 의해 영향을 받는다. 본 개시의 실시예들은 기계적 응력의 악영향들을 최소화하는 고성능 지원 디바이스들 및 3차원 NAND 스트링들을 포함하는 본딩된 구조물을 제공한다. 구체적으로, 본 개시의 실시예들은 다이 방향들에 대한 상이한 결정학적 배향들을 사용하는 성능 최적화된 지원 칩 및 응력 최적화된 3차원 메모리 칩을 포함하는 본딩된 구조물 및 이를 제조하는 방법들에 관한 것이며, 그의 다양한 실시예들이 아래에 설명된다. 본 개시의 실시예들은 다중레벨 메모리 구조물을 포함하는 다양한 구조물들을 형성하는 데 사용될 수 있으며, 그의 비제한적인 예들은 복수의 NAND 메모리 스트링들을 포함하는 3차원 모놀리식 메모리 어레이 디바이스들과 같은 반도체 디바이스들을 포함한다.
도면들은 일정한 축척으로 작성된 것은 아니다. 요소들의 중복의 부존재가 명백히 기술되거나 명확하게 달리 지시되지 않는 한, 요소의 단일 인스턴스가 예시되는 경우 요소의 다수의 인스턴스들이 중복될 수 있다. "제1", "제2" 및 "제3"과 같은 서수들은 단지 유사한 요소들을 식별하기 위해 사용되며, 상이한 서수들이 본 개시의 명세서 및 청구범위에 걸쳐 사용될 수 있다. 동일한 도면 부호들은 동일한 요소 또는 유사한 요소를 지시한다. 달리 지시되지 않는 한, 동일한 도면 부호를 갖는 요소들은 동일한 구성을 갖는 것으로 추정된다. 달리 지시되지 않는 한, 요소들 사이의 "접촉"은 요소들에 의해 공유되는 에지 또는 표면을 제공하는 요소들 사이의 직접 접촉을 지칭한다. 본 명세서에서 사용되는 바와 같이, 제2 요소 "상에" 위치된 제1 요소는 제2 요소의 표면의 외부 면 상에 또는 제2 요소의 내부 면 상에 위치될 수 있다. 본 명세서에서 사용되는 바와 같이, 제1 요소의 표면과 제2 요소의 표면 사이의 물리적 접촉이 존재하는 경우, 제1 요소는 제2 요소 "상에 직접" 위치된다. 본 명세서에서 사용되는 바와 같이, "프로토타입" 구조물 또는 "공정중" 구조물은, 그 안의 적어도 하나의 컴포넌트의 형상 또는 구성이 후속하여 변경되는 일시적인 구조물을 지칭한다. 본 명세서에서 사용되는 바와 같이, 제1 전기 컴포넌트와 제2 전기 컴포넌트 사이에 전기 전도성 경로가 존재하는 경우 제1 전기 컴포넌트는 제2 전기 컴포넌트에 전기적으로 연결된다.
본 명세서에서 사용되는 바와 같이, "층"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 아래에 놓인 또는 위에 놓인 구조의 전체에 걸쳐 연장될 수 있거나, 아래에 놓인 또는 위에 놓인 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속적인 구조물의 두께보다 작은 두께를 갖는 균질한 또는 비균질한 연속적인 구조물의 영역일 수 있다. 예를 들어, 층은 연속적인 구조물의 상부 표면과 저부 표면에 있는 또는 이들 사이에 있는 임의의 쌍의 수평 평면들 사이에 위치될 수 있다. 층은 수평으로, 수직으로, 그리고/또는 테이퍼진 표면을 따라 연장될 수 있다. 기판은 층일 수 있거나, 그 안에 하나 이상의 층을 포함할 수 있거나, 그 상에, 그 위에, 및/또는 그 아래에 하나 이상의 층을 가질 수 있다.
모놀리식 3차원 메모리 어레이는 개재되는 기판을 갖지 않는, 반도체 웨이퍼와 같은, 단일 기판 위에 다수의 메모리 레벨들이 형성되는 어레이이다. 용어 "모놀리식"은 어레이의 각각의 레벨의 층들이 어레이의 각각의 아래에 놓인 레벨의 층들 상에 직접 퇴적되는 것을 의미한다. 대조적으로, 2차원 어레이들이 개별적으로 형성되고 이어서 함께 패키징되어 비-모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 발명의 명칭이 "3차원 구조 메모리(Three-dimensional Structure Memory)"인 미국 특허 제5,915,167호에 기술된 바와 같이, 별개의 기판들 상에 메모리 레벨들을 형성하고 메모리 레벨들을 수직으로 적층함으로써 비-모놀리식 적층형 메모리들이 구성되었다. 기판들은 본딩 전에 메모리 레벨들로부터 제거되거나 박화될 수 있지만, 메모리 레벨들이 초기에 별개의 기판들 위에 형성되기 때문에, 그러한 메모리들은 진정한 모놀리식 3차원 메모리 어레이들이 아니다. 본 개시의 다양한 3차원 메모리 디바이스들은 모놀리식 3차원 NAND 스트링 메모리 디바이스를 포함하며, 본 명세서에 기술된 다양한 실시예들을 사용하여 제조될 수 있다.
일반적으로, 반도체 패키지(또는 "패키지")는 핀들 또는 솔더 볼들의 세트를 통해 회로 보드에 부착될 수 있는 단위 반도체 디바이스를 지칭한다. 반도체 패키지는 반도체 칩(또는 "칩"), 또는 예를 들어 플립-칩 본딩 또는 다른 칩-대-칩 본딩에 의해 전체에 걸쳐 본딩된 복수의 반도체 칩을 포함할 수 있다. 패키지 또는 칩은 단일 반도체 다이(또는 "다이") 또는 복수의 반도체 다이를 포함할 수 있다. 다이는 독립적으로 외부 커맨드들을 실행하거나 상태를 보고할 수 있는 최소 유닛이다. 전형적으로, 다수의 다이를 갖는 패키지 또는 칩은 그 안의 다이들의 총 수만큼 많은 외부 커맨드들을 동시에 실행할 수 있다. 각각의 다이는 하나 이상의 평면을 포함한다. 동일한 동시 동작들이 동일한 다이 내의 각각의 평면에서 실행될 수 있지만, 몇몇 제한들이 있을 수 있다. 다이가 메모리 다이(즉, 메모리 요소들을 포함하는 다이)인 경우, 동시 판독 동작들, 동시 기입 동작들, 또는 동시 소거 동작들이 동일한 메모리 다이 내의 각각의 평면에서 수행될 수 있다. 메모리 다이에서, 각각의 평면은 단일 소거 동작에 의해 소거될 수 있는 최소 단위인 다수의 메모리 블록(또는 "블록")을 포함한다. 각각의 메모리 블록은 프로그래밍을 위해 선택될 수 있는 최소 단위들인 다수의 페이지를 포함한다. 페이지는 또한 판독 동작에 대해 선택될 수 있는 최소 단위이다.
도 1a 내지 도 1c를 참조하면, 제1 단결정 반도체 기판(9, 10)을 포함하는 웨이퍼(4000)가 복수의 반도체 다이를 형성하기 위해 웨이퍼(4000) 상에서 사용될 복수의 노광 필드(3000)의 레이아웃을 갖는 것으로 예시되어 있다. 반도체 다이는 메모리 다이들(2000)을 포함할 수 있으며, 이들 각각은 메모리 요소들의 3차원 어레이를 포함할 수 있다. 도 1a는 웨이퍼(4000) 내에 포함된 제1 단결정 반도체 기판(9, 10)의 영역의 수직 단면도이다. 도 1b는 웨이퍼(4000) 상에서 사용될 수 있는 제1 예시적인 노광 필드들(3000)의 평면도이고, 도 1c는 웨이퍼(4000) 상에서 사용될 수 있는 제2 예시적인 노광 필드들(3000)의 평면도이다. 제1 예시적인 노광 필드들(3000) 및 제2 예시적인 노광 필드들(3000)은 본 개시의 실시예들을 실시하는 데 사용될 수 있는 노광 필드들의 대안적인 예들이다.
본 명세서에서 사용되는 바와 같이, "반도체성 재료"는 1.0 × 10-5 S/m 내지 1.0 × 105 S/m 범위의 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에서 사용되는 바와 같이, "반도체 재료"는 전기 도펀트들이 내부에 존재하지 않을 시 1.0 × 10-5 S/m 내지 1.0 S/m 범위의 전기 전도도를 갖는 재료를 지칭하며, 전기 도펀트를 이용한 적합한 도핑 시 1.0 S/m 내지 1.0 × 107 S/m 범위의 전기 전도도를 갖는 도핑된 재료를 생성할 수 있다. 본 명세서에서 사용되는 바와 같이, "전기 도펀트"는 밴드 구조(band structure) 내의 가전자대에 정공을 추가하는 p-형 도펀트, 또는 밴드 구조 내의 전도대에 전자를 추가하는 n-형 도펀트를 지칭한다. 본 명세서에서 사용되는 바와 같이, "전도성 재료"는 1.0 × 105 S/m 초과의 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에서 사용되는 바와 같이, "절연체 재료" 또는 "유전체 재료"는 1.0 × 10-5 S/m 미만의 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에서 사용되는 바와 같이, "고농도로 도핑된 반도체 재료"는, 결정질 재료로서 형성된 바와 같이 또는 (예를 들어, 초기 비정질 상태로부터) 어닐링 공정을 통해 결정질 재료로 변환되는 경우 전도성 재료가 되도록, 즉 1.0 × 105 S/m 초과의 전기 전도도를 제공하도록 충분히 높은 원자 농도로 전기 도펀트로 도핑된 반도체 재료를 지칭한다. "도핑된 반도체 재료"는 고농도로 도핑된 반도체 재료일 수 있거나, 1.0 × 10-5 S/m 내지 1.0 × 107 S/m 범위의 전기 전도도를 제공하는 농도로 전기 도펀트(즉, p-형 도펀트 및/또는 n-형 도펀트)를 포함하는 반도체 재료일 수 있다. "진성 반도체 재료"는 전기 도펀트로 도핑되지 않은 반도체 재료를 지칭한다. 따라서, 반도체 재료는 반도체성 또는 전도성일 수 있고, 진성 반도체 재료 또는 도핑된 반도체 재료일 수 있다. 도핑된 반도체 재료는 그 내부의 전기 도펀트의 원자 농도에 따라 반도체성 또는 전도성일 수 있다. 본 명세서에서 사용되는 바와 같이, "금속 재료"는 적어도 하나의 금속 원소를 그 안에 포함하는 전도성 재료를 지칭한다. 전기 전도도에 대한 모든 측정은 표준 조건에서 이루어진다.
웨이퍼(4000)는 단결정 실리콘 웨이퍼와 같은 단결정 반도체 웨이퍼일 수 있다. 그렇기 때문에, 제1 단결정 반도체 기판(9, 10)은 단결정 반도체 재료의 부분들을 포함한다. 웨이퍼(4000)의 전면(front side)은 주 표면(major surface)(7), 즉 웨이퍼의 최대 영역에 의해 제공되는 영역의 적어도 50%를 포함하는 표면을 가질 수 있다. 웨이퍼(4000)의 전면 상에 위치된 주 표면(7)은 웨이퍼(4000)의 표면들로부터 선택된 최대 영역을 갖는 표면일 수 있는 반면, 웨이퍼의 후면 상에 위치된 후면 표면은 웨이퍼(4000)의 표면들로부터 선택된 최대 영역을 갖는 다른 표면일 수 있다. 주 표면(7)은 평면형 표면, 즉 유클리드 평면 내에 포함된 표면일 수 있다. 제1 단결정 반도체 기판(9, 10)은 벌크 반도체 기판 부분(9) 및 벌크 반도체 기판 부분(9)의 전면 상에 위치된 반도체 재료 층(10)을 포함할 수 있다. 반도체 재료 층(10)은 (단결정 재료 부분 내의 모든 결정학적 배향들의 세트에 의해 지정되는 바와 같은) 결정학적 배향들이 반도체 재료 층(10)과 벌크 반도체 기판 부분(9) 사이에서 동일할 수 있도록 벌크 반도체 기판 부분(9)에 에피텍셜 방식으로 정렬될 수 있다. 반도체 재료 층(10)은, 예를 들어 그라인딩에 의해 벌크 반도체 기판 부분(9)을 제거하는, 제1 단결정 반도체 기판(9, 10)의 후속 박화 후에 메모리 다이들(2000)에 통합되는 제1 단결정 반도체 기판(9, 10)의 부분에 대응한다. 반도체 재료 층(10)의 두께는 2 마이크로미터 내지 100 마이크로미터의 범위일 수 있지만, 더 작거나 더 큰 두께가 또한 사용될 수 있다. 웨이퍼(4000)는 실리콘 웨이퍼와 같은 상업용 단결정 웨이퍼일 수 있다.
본 개시의 실시예에 따르면, 제1 단결정 반도체 기판(9, 10)의 주 표면(7)은 제1 단결정 반도체 기판(9, 10)의 {100} 결정학적 평면들에 평행하다. 제1 단결정 반도체 기판(9, 10)은 제1 결정학적 배향들의 세트로서, 제1 결정학적 배향들의 세트의 <100> 방향이 제1 단결정 반도체 기판(9, 10)의 평면형 상부 표면, 즉 주 표면(7)에 수직이 되게 하는, 상기 제1 결정학적 배향들의 세트를 갖는다. 주 표면(7)의 표면 법선의 방향을 수직 방향으로 간주하고 주 표면(7)의 표면 내의 방향들을 수평 평면들로 간주하면, 제1 단결정 반도체 기판(9, 10)의 수직 방향은 제1 단결정 반도체 기판(9, 10)의 {100} 결정학적 평면들에 수직이다. 결정학적 평면들에 대한 밀러 지수 표기(Miller index notation)에서, {100} 결정학적 평면들은 결정 대칭을 통해 (100) 평면과 결정학적으로 등가인 모든 결정학적 평면들을 지칭한다. 주 표면(7)에 수직인 제1 단결정 반도체 기판(9, 10)의 결정학적 방향은 결정 대칭을 통해 [100] 방향과 결정학적으로 등가인 방향인 <100> 방향이다. 제1 단결정 반도체 기판(9, 10)의 결정학적 배향들을 기술하는 데 사용되는 좌표계에서, 웨이퍼(4000)의 기하학적 중심과 노치(또는 플랫)를 연결하는 방향은 y 방향인 것으로 간주되고, y 방향에 수직인 수평 방향은 x 방향인 것으로 간주되고, 수직 방향은 z 방향인 것으로 간주된다. 제1 단결정 반도체 기판(9, 10)의 [001] 방향은 주 표면(7)에 수직인데, 즉 수직(z) 방향을 따라 연장된다. 그렇기 때문에, 웨이퍼(4000)는 (001) 웨이퍼, 즉 [001] 결정학적 방향을 따라 가리키는 표면 법선 벡터를 포함하는 웨이퍼이다. (001) 웨이퍼는 또한 일반적으로 (100) 웨이퍼 또는 0도(0°) 노치 웨이퍼로 지칭되는데, 왜냐하면 x 축이 주 표면(7)에 수직이 되도록 직교 좌표계가 회전될 수 있기 때문이다.
메모리 다이들(2000)은 각자의 직사각형 형상을 갖도록 형성될 수 있다. 구체적으로, 메모리 다이들(2000)은 x 방향(즉, 웨이퍼(4000)의 기하학적 중심을 노치에 연결하는 방향에 수직인 수평 방향)에 평행한 한 쌍의 변들, 및 y 방향(즉, 웨이퍼(4000)의 기하학적 중심을 노치에 연결하는 방향)에 평행한 한 쌍의 변들을 갖도록 형성될 수 있다. 이 경우에, 각각의 노광 필드(3000)는 리소그래피 노광 툴에서의 단일 조명 단계 동안 리소그래피 방식으로 노광되는 웨이퍼(4000)의 영역에 대응한다. 메모리 다이들(2000)이 리소그래피 노광 및 현상 공정들을 사용하여 제조되는 경우, 각각의 노광 필드(3000)는 단일 메모리 다이(2000)의 영역에 대응할 수 있거나, 복수의 메모리 다이(2000)의 영역에 대응할 수 있다. 일 실시예에서, 노광 필드들(3000)은 노광 필드들(3000)이 웨이퍼(4000)의 영역 내에 맞는 행들 및 열들로서 배열되도록 직사각형 어레이의 서브세트로서 배열될 수 있다. 직사각형 어레이의 행들 및 열들은 x 방향 및 y 방향을 따라 배열될 수 있다. 각각의 리소그래피 노광 공정 동안, 포토레지스트 층이 웨이퍼(4000) 위에 적용될 수 있고, 각각의 노광 필드(3000)는 순차적으로 리소그래피 방식으로 노광될 수 있다. 모든 노광 필드들(3000)의 리소그래피 노광의 완료 시, 포토레지스트 층은 현상되어 현상된 포토레지스트 층에 패턴을 생성할 수 있다. 에칭 단계, 퇴적 단계, 및/또는 이온 주입 단계와 같은 적합한 처리 단계가 패터닝된 포토레지스트 층을 사용하여 수행될 수 있다. 일반적으로, 퇴적 단계들, 리소그래피 패터닝 단계들, 및 에칭 단계들을 포함하는 일련의 처리 단계들이 메모리 다이들(2000)을 형성하는 데 사용될 수 있다. 각각의 리소그래피 패터닝 단계는 리소그래피 노광을 위한 레티클을 필요로 할 수 있다.
레티클들의 세트가 메모리 다이들(2000)을 제조하기 위해 제공될 수 있다. 레티클들의 세트는 적어도 하나의 메모리 다이(2000)의 다수의 노광 레벨들에 대한 리소그래피 패턴들을 포함한다. 각각의 노광 필드(3000)는 단일 메모리 다이(2000)에 대한 패턴, 또는 복수의 메모리 다이(2000)에 대한 패턴을 포함할 수 있다. 각각의 메모리 다이(2000)는 복수의 평면(1000)을 포함할 수 있다. 메모리 다이들(2000)은 레티클들의 세트에서 구현되는 바와 같은 적어도 하나의 메모리 다이(2000)에 대한 설계의 물리적 구현들이다. 몇몇 실시예들에서, 각각의 평면(1000)은 메모리 어레이 영역(100) 및 메모리 어레이 영역(100)에 인접한 계단 영역들(300)을 포함할 수 있다. 바람직하게는, 각각의 평면(1000)은 주변 디바이스 영역들이 없다. 메모리 어레이 영역(100)은 메모리 스택 구조물들의 각자의 세트를 포함하며, 이들은 메모리 스택 구조물들에 대한 워드 라인들, 및 메모리 스택 구조물들 내의 수직 반도체 채널들에 연결된 비트 라인들을 구현하는 절연 층들 및 전기 전도성 층들의 교번하는 스택들을 통해 수직으로 연장된다. 각각의 계단 영역(300)은 워드 라인 콘택 비아 구조물들이 그 상에 형성되는 전기 전도성 층들의 단차형 표면들을 포함한다.
메모리 다이들(2000)이 각자의 직사각형 형상을 갖도록 형성되는 경우, 각각의 메모리 다이(2000)는 메모리 다이(2000)의 한 쌍의 측벽에 평행한 제1 메모리 다이 수평 방향 및 메모리 다이(2000)의 다른 쌍의 측벽에 평행한 제2 메모리 다이 수평 방향을 포함할 수 있다. 제1 메모리 다이 수평 방향은 각각의 메모리 다이(2000) 내의 메모리 어레이 영역(100) 및 계단 영역(300)의 이웃하는 쌍들을 연결하는 방향이다. 제2 메모리 다이 수평 방향은 각각의 메모리 다이(2000) 내의 제1 메모리 다이 수평 방향에 수직인 수평 방향이다.
제1 메모리 다이 수평 방향은 x 방향 및 y 방향 중 하나에 평행할 수 있고, 제2 메모리 다이 수평 방향은 x 방향 및 y 방향 중 다른 것에 평행할 수 있다. 메모리 다이(2000)의 각각의 제1 메모리 다이 수평 방향은 메모리 다이 내의 메모리 영역(100) 및 계단 영역(300)의 이웃하는 쌍 사이의 계면에 수직이다. 메모리 다이(2000)의 각각의 제2 메모리 다이 수평 방향은 메모리 다이 내의 메모리 영역(100) 및 계단 영역(300)의 이웃하는 쌍 사이의 계면에 평행하다. 도 1b에 예시된 레이아웃에서, 제1 메모리 다이 수평 방향은 x 방향에 평행하고 제2 메모리 다이 수평 방향은 y 방향에 평행하다. 도 1c에 예시된 레이아웃에서, 제1 메모리 다이 수평 방향은 y 방향에 평행하고 제2 메모리 다이 수평 방향은 x 방향에 평행하다.
본 개시의 실시예에 따르면, 제1 결정학적 배향들의 세트의 제1 <110> 방향은 제1 메모리 다이 수평 방향에 평행하고, 제1 결정학적 배향들의 세트의 제2 <110> 방향은 제2 메모리 다이 수평 방향에 평행하다. 도 1b에 예시된 실시예에서, 제1 결정학적 배향들의 세트의 제1 <110> 방향은 x 방향에 평행할 수 있고, 제1 결정학적 배향들의 세트의 제2 <110> 방향은 y 방향에 평행할 수 있다. 이 경우에, 제1 결정학적 배향들의 세트의 제1 <110> 방향은 [110] 방향일 수 있고, 제1 결정학적 배향들의 세트의 제2 <110> 방향은 [1 -1 0] 방향일 수 있다. [110] 방향은 <110> 방향들 중 하나이고, [1 -1 0] 방향은 <110> 방향들 중 다른 것이다. 도 1c에 예시된 실시예에서, 제1 결정학적 배향들의 세트의 제1 <110> 방향은 y 방향에 평행할 수 있고, 제1 결정학적 배향들의 세트의 제2 <110> 방향은 x 방향에 평행할 수 있다. 이 경우에, 제1 결정학적 배향들의 세트의 제1 <110> 방향은 [1 -1 0] 방향일 수 있고, 제1 결정학적 배향들의 세트의 제2 <110> 방향은 [110] 방향일 수 있다. [1 -1 0] 방향은 <110> 방향들 중 하나이고, [110] 방향은 <110> 방향들 중 다른 것이다.
제1 단결정 반도체 기판(9, 10)의 평면형 상부 표면, 즉 주 표면(7)은 제1 결정학적 배향들의 세트의 (001) 평면에 평행하며, 이는 제1 결정학적 배향들의 세트에 대한 {100} 평면이다. 위에서 논의된 바와 같이, 각자의 3차원 메모리 어레이를 포함하는 메모리 다이들(2000)이 리소그래피 노광 및 현상 단계들을 포함하는 일련의 처리 단계들을 사용하여 제1 단결정 반도체 기판(9, 10) 상에 형성될 수 있다. 3차원 메모리 어레이는 제1 메모리 다이 수평 방향(즉, 메모리 어레이 영역(100) 및 계단 영역(300)의 이웃 쌍들을 연결하는 방향)을 따라 측방향으로 연장되는 워드 라인들, 및 제2 메모리 다이 수평 방향(즉, 제1 메모리 다이 수평 방향에 수직인 수평 방향)을 따라 측방향으로 연장되는 비트 라인들을 포함한다.
도 2 내지 도 14는 웨이퍼(4000) 위의 메모리 다이들(2000) 내의 각각의 평면(1000)에 통합될 수 있는 예시적인 메모리 어레이 구조물을 예시한다. 예시적인 메모리 어레이 구조물은 워드 라인들이 제1 메모리 다이 수평 방향에 평행하고 비트 라인들이 제2 메모리 다이 수평 방향에 평행하도록 형성된다. 따라서, 워드 라인들 및 비트 라인들 둘 모두는 <110> 방향들 중 각자의 <110> 방향을 따라 측방향으로 연장되며, 이는 <100> 방향들과 같은 다른 결정학적 방향들보다 변형에 대한 더 큰 저항(더 높은 영률(Young's modulus))을 제공한다. (웨이퍼(4000)의 x 방향 및 y 방향을 따른) 각자의 <110> 방향들을 따라 예시적인 메모리 어레이 구조물의 워드 라인들 및 비트 라인들을 형성함으로써, 웨이퍼의 변형이 최소화될 수 있다.
도 2를 참조하면, 교번하는 복수의 제1 재료 층들(절연 층들(32)일 수 있음) 및 제2 재료 층들(희생 재료 층들(42)일 수 있음)의 스택이 제1 단결정 반도체 기판(9, 10)의 상부 표면 위에 형성될 수 있다. 본 명세서에서 사용되는 바와 같이, "재료 층"은 그의 전체에 걸쳐 재료를 포함하는 층을 지칭한다. 본 명세서에 사용되는 바와 같이, 교번하는 복수의 제1 요소들 및 제2 요소들은 제1 요소들의 인스턴스들 및 제2 요소들의 인스턴스들이 교번하는 구조물을 지칭한다. 교번하는 복수 중 말단 요소가 아닌 제1 요소들의 각각의 인스턴스는 양측에 있는 제2 요소들의 2개의 인스턴스들에 의해 인접하고, 교번하는 복수 중 말단 요소가 아닌 제2 요소들의 각각의 인스턴스는 양쪽 끝에 있는 제1 요소들의 2개의 인스턴스들에 의해 인접한다. 제1 요소들은 전체에 걸쳐 동일한 두께를 가질 수 있거나, 상이한 두께들을 가질 수 있다. 제2 요소들은 전체에 걸쳐 동일한 두께를 가질 수 있거나, 상이한 두께들을 가질 수 있다. 교번하는 복수의 제1 재료 층들 및 제2 재료 층들은 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 시작할 수 있고, 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 끝날 수 있다. 일 실시예에서, 제1 요소들의 인스턴스 및 제2 요소들의 인스턴스가 교번하는 복수 내에서 주기성을 갖고서 반복되는 유닛을 형성할 수 있다.
각각의 제1 재료 층은 제1 재료를 포함하고, 각각의 제2 재료 층은 제1 재료와는 상이한 제2 재료를 포함한다. 일 실시예에서, 각각의 제1 재료 층은 절연 층(32)일 수 있고, 각각의 제2 재료 층은 희생 재료 층일 수 있다. 이러한 경우에, 스택은 교번하는 복수의 절연 층들(32) 및 희생 재료 층들(42)을 포함할 수 있으며, 절연 층들(32) 및 희생 재료 층들(42)을 포함하는 교번하는 층들의 프로토타입 스택을 구성한다.
교번하는 복수의 스택은 본 명세서에서 교번하는 스택(32, 42)으로 지칭된다. 일 실시예에서, 교번하는 스택(32, 42)은 제1 재료로 구성된 절연 층들(32), 및 절연 층들(32)의 재료와는 상이한 제2 재료로 구성된 희생 재료 층들(42)을 포함할 수 있다. 절연 층들(32)의 제1 재료는 적어도 하나의 절연 재료일 수 있다. 그렇기 때문에, 각각의 절연 층(32)은 절연 재료 층일 수 있다. 절연 층들(32)에 사용될 수 있는 절연 재료들은 실리콘 산화물(도핑된 또는 도핑되지 않은 실리케이트 유리를 포함함), 실리콘 질화물, 실리콘 산질화물, 유기실리케이트 유리(OSG), 스핀-온 유전체 재료, 고 유전 상수(고-k) 유전체 산화물(예를 들어, 알루미늄 산화물, 하프늄 산화물 등)로 통상적으로 알려진 유전체 금속 산화물 및 그의 실리케이트, 유전체 금속 산질화물 및 그의 실리케이트, 및 유기 절연 재료를 포함하지만, 이들로 제한되지 않는다. 일 실시예에서, 절연 층들(32)의 제1 재료는 실리콘 산화물일 수 있다.
희생 재료 층들(42)의 제2 재료는 절연 층들(32)의 제1 재료에 대해 선택적으로 제거될 수 있는 희생 재료이다. 본 명세서에서 사용되는 바와 같이, 제거 공정이 제2 재료의 제거율의 적어도 2배인 비율로 제1 재료를 제거하는 경우, 제1 재료의 제거는 제2 재료에 대해 "선택적"이다. 제2 재료의 제거율에 대한 제1 재료의 제거율의 비는 본 명세서에서 제2 재료에 관한 제1 재료에 대한 제거 공정의 "선택도"로 지칭된다.
희생 재료 층들(42)은 절연 재료, 반도체 재료, 또는 전도성 재료를 포함할 수 있다. 희생 재료 층들(42)의 제2 재료는, 예를 들어, 수직 NAND 디바이스의 제어 게이트 전극들로서 기능할 수 있는 전기 전도성 전극들로 후속하여 대체될 수 있다. 제2 재료의 비제한적인 예들은 실리콘 질화물, 비정질 반도체 재료(예컨대, 비정질 실리콘), 및 다결정 반도체 재료(예컨대, 폴리실리콘)를 포함한다. 일 실시예에서, 희생 재료 층들(42)은 실리콘 질화물, 또는 실리콘 및 게르마늄 중 적어도 하나를 포함하는 반도체 재료를 포함하는 스페이서 재료 층들일 수 있다.
일 실시예에서, 절연 층들(32)은 실리콘 산화물을 포함할 수 있고, 희생 재료 층들은 실리콘 질화물 희생 재료 층들을 포함할 수 있다. 절연 층들(32)의 제1 재료는, 예를 들어, 화학 증착(CVD)에 의해 퇴적될 수 있다. 예를 들어, 실리콘 산화물이 절연 층들(32)에 사용되는 경우, 테트라에틸 오르소실리케이트(TEOS)가 CVD 공정을 위한 전구체 재료로서 사용될 수 있다. 희생 재료 층들(42)의 제2 재료는, 예를 들어, CVD 또는 원자층 퇴적(ALD)으로 형성될 수 있다.
희생 재료 층들(42)은 희생 재료 층들(42)의 대체에 의해 후속하여 형성될 전도성 재료 부분들이 후속하여 형성될 모놀리식 3차원 NAND 스트링 메모리 디바이스들의 제어 게이트 전극들과 같은 전기 전도성 전극들로서 기능할 수 있도록 적합하게 패터닝될 수 있다. 희생 재료 층들(42)은 제1 단결정 반도체 기판(9, 10)의 주 표면(7)에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 부분을 포함할 수 있다.
절연 층들(32) 및 희생 재료 층들(42)의 두께들은 20 nm 내지 50 nm의 범위일 수 있지만, 각각의 절연 층(32)에 대해 그리고 각각의 희생 재료 층(42)에 대해 더 작은 그리고 더 큰 두께들이 사용될 수 있다. 절연 층(32) 및 희생 재료 층(예컨대, 제어 게이트 전극 또는 희생 재료 층)(42)의 쌍들의 반복 수는 2 내지 1,024, 그리고 전형적으로 8 내지 256의 범위일 수 있지만, 더 큰 반복 수가 또한 사용될 수 있다. 스택 내의 상부 및 저부 게이트 전극들은 선택 게이트 전극들로서 기능할 수 있다. 일 실시예에서, 교번하는 스택(32, 42) 내의 각각의 희생 재료 층(42)은 각자의 희생 재료 층(42) 각각 내에서 실질적으로 불변인 균일한 두께를 가질 수 있다.
본 개시가 스페이서 재료 층들이 전기 전도성 층들로 후속하여 대체되는 희생 재료 층들(42)인 실시예를 사용하여 기술되지만, 희생 재료 층들이 전기 전도성 층들로서 형성되는 실시예들이 본 명세서에서 명백하게 고려된다. 이러한 경우에, 스페이서 재료 층들을 전기 전도성 층들로 대체하기 위한 단계들은 생략될 수 있다.
선택적으로, 절연 캡 층(70)이 교번하는 스택(32, 42) 위에 형성될 수 있다. 절연 캡 층(70)은 희생 재료 층들(42)의 재료와는 상이한 유전체 재료를 포함한다. 일 실시예에서, 절연 캡 층(70)은 전술된 바와 같이 절연 층들(32)에 사용될 수 있는 유전체 재료를 포함할 수 있다. 절연 캡 층(70)은 절연 층들(32) 각각보다 더 큰 두께를 가질 수 있다. 절연 캡 층(70)은, 예를 들어, 화학 증착에 의해 퇴적될 수 있다. 일 실시예에서, 절연 캡 층(70)은 실리콘 산화물 층일 수 있다.
도 3을 참조하면, 단차형 표면들이 교번하는 스택(32, 42)의 주변 영역에 형성되고, 이러한 주변 영역은 본 명세서에서 테라스 영역으로 지칭된다. 본 명세서에서 사용되는 바와 같이, "단차형 표면들"은, 각각의 수평 표면이 수평 표면의 제1 에지로부터 상향으로 연장되는 제1 수직 표면에 인접하고 수평 표면의 제2 에지로부터 하향으로 연장되는 제2 수직 표면에 인접하도록 적어도 2개의 수평 표면들 및 적어도 2개의 수직 표면들을 포함하는 표면들의 세트를 지칭한다. 교번하는 스택(32, 42)의 부분들이 단차형 표면들의 형성을 통해 그로부터 제거되는 체적 내에 단차형 공동이 형성된다. "단차형 공동"은 단차형 표면들을 갖는 공동을 지칭한다.
테라스 영역은 메모리 어레이 영역(100) 옆에 위치하는 계단 영역(300)에 형성된다. 단차형 공동은 단차형 공동의 수평 단면 형상이 제1 단결정 반도체 기판(9, 10)의 상부 표면으로부터의 수직 거리의 함수로서 단계적으로 변화하도록 다양한 단차형 표면들을 가질 수 있다. 일 실시예에서, 단차형 공동은 처리 단계들의 세트를 반복적으로 수행함으로써 형성될 수 있다. 처리 단계들의 세트는, 예를 들어, 하나 이상의 레벨만큼 공동의 깊이를 수직으로 증가시키는 제1 유형의 에칭 공정, 및 제1 유형의 후속 에칭 공정에서 수직으로 에칭될 영역을 측방향으로 확장시키는 제2 유형의 에칭 공정을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 교번하는 복수를 포함하는 구조물의 "레벨"은 구조물 내의 제1 재료 층 및 제2 재료 층의 쌍의 상대 위치로 정의된다.
교번하는 스택(32, 42) 내의 최상부 희생 재료 층(42) 이외의 각각의 희생 재료 층(42)은 테라스 영역에서 교번하는 스택(32, 42) 내의 임의의 위에 놓인 희생 재료 층(42)보다 더 멀리 측방향으로 연장된다. 테라스 영역은 교번하는 스택(32, 42) 내의 최저부 층으로부터 교번하는 스택(32, 42) 내의 최상부 층까지 연속적으로 연장되는 교번하는 스택(32, 42)의 단차형 표면들을 포함한다.
단차형 표면들의 각각의 수직 단(vertical step)은 절연 층(32) 및 희생 재료 층(42)의 하나 이상의 쌍의 높이를 가질 수 있다. 일 실시예에서, 각각의 수직 단은 절연 층(32) 및 희생 재료 층(42)의 단일 쌍의 높이를 가질 수 있다. 다른 실시예에서, 각각의 수직 단이 절연 층(32) 및 희생 재료 층(42)의 복수의 쌍의 높이를 갖도록 계단들의 다수의 "열"이 제1 메모리 다이 수평 방향 mdhd1을 따라 형성될 수 있으며, 열들의 수는 적어도 복수의 쌍의 수일 수 있다. 계단의 각각의 열은 희생 재료 층들(42) 각각이 계단들의 각자의 열에서 물리적으로 노출된 상부 표면을 갖도록 서로 수직으로 오프셋될 수 있다. 예시적인 예에서, 계단들의 하나의 열이 (저부로부터 카운트될 때) 홀수 번호의 희생 재료 층들(42)에 대한 물리적으로 노출된 상부 표면들을 제공하고 계단들의 다른 열이 (저부로부터 카운트될 때) 짝수 번호의 희생 재료 층들에 대한 물리적으로 노출된 상부 표면들을 제공하도록, 계단들의 2개의 열이 후속하여 형성될 메모리 스택 구조물들의 각각의 블록에 대해 형성된다. 희생 재료 층들(42)의 물리적으로 노출된 표면들로부터의 수직 오프셋들의 각자의 세트를 갖는 계단들의 3개, 4개 또는 그 초과의 열을 사용하는 구성들이 또한 사용될 수 있다. 임의의 희생 재료 층(42)의 각각의 물리적으로 노출된 표면이 오버행을 갖지 않도록, 각각의 희생 재료 층(42)은 임의의 위에 놓인 희생 재료 층들(42)보다, 적어도 한 방향을 따른, 더 큰 측방향 범위를 갖는다. 일 실시예에서, 계단들의 각각의 열 내의 수직 단들은 제1 메모리 다이 수평 방향 mdhd1을 따라 배열될 수 있고, 계단들의 열들은 제1 메모리 다이 수평 방향 mdhd1에 수직인 제2 메모리 다이 수평 방향 mdhd2를 따라 배열될 수 있다. 일 실시예에서, 제1 메모리 다이 수평 방향 mdhd1은 메모리 어레이 영역(100)과 계단 영역(300) 사이의 경계에 수직일 수 있다.
역-단차형 유전체 재료 부분(65)(즉, 절연 충전 재료 부분)이 그 안에의 유전체 재료의 퇴적에 의해 단차형 공동 내에 형성될 수 있다. 예를 들어, 실리콘 산화물과 같은 유전체 재료가 단차형 공동 내에 퇴적될 수 있다. 퇴적된 유전체 재료의 과잉 부분들은, 예를 들어, 화학 기계적 평탄화(CMP)에 의해, 절연 캡 층(70)의 상부 표면 위로부터 제거될 수 있다. 단차형 공동을 충전하는 퇴적된 유전체 재료의 나머지 부분은 역-단차형 유전체 재료 부분(65)을 구성한다. 본 명세서에서 사용되는 바와 같이, "역-단차형" 요소는 요소로서, 단차형 표면들, 및 그 요소가 존재하는 기판의 상부 표면으로부터의 수직 거리의 함수로서 단조적으로 증가하는 수평 단면적을 갖는, 상기 요소를 지칭한다. 실리콘 산화물이 역-단차형 유전체 재료 부분(65)에 사용되는 경우, 역-단차형 유전체 재료 부분(65)의 실리콘 산화물은 B, P 및/또는 F와 같은 도펀트로 도핑될 수 있거나, 도핑되지 않을 수 있다.
선택적으로, 드레인 선택 레벨 격리 구조물들(72)이 절연 캡 층(70), 및 드레인 선택 레벨들에 위치된 희생 재료 층들(42)의 서브세트를 통해 형성될 수 있다. 드레인 선택 레벨 격리 구조물들(72)은, 예를 들어, 드레인 선택 레벨 격리 트렌치들을 형성하고 드레인 선택 레벨 격리 트렌치들을 실리콘 산화물과 같은 유전체 재료로 충전함으로써 형성될 수 있다. 유전체 재료의 과잉 부분들은 절연 캡 층(70)의 상부 표면 위로부터 제거될 수 있다.
도 4a 및 도 4b를 참조하면, 적어도 포토레지스트 층을 포함하는 리소그래피 재료 스택(도시되지 않음)이 절연 캡 층(70) 및 역-단차형 유전체 재료 부분(65) 위에 형성될 수 있고, 리소그래피 방식으로 패터닝되어 그 안에 개구들을 형성할 수 있다. 개구들은 메모리 어레이 영역(100) 위에 형성된 제1 세트의 개구들(49) 및 계단 영역(300) 위에 형성된 제2 세트의 개구들(19)을 포함한다. 리소그래피 재료 스택 내의 패턴은 패터닝된 리소그래피 재료 스택을 에칭 마스크로서 사용하는 적어도 하나의 이방성 에칭에 의해 절연 캡 층(70) 또는 역-단차형 유전체 재료 부분(65)을 통해, 그리고 교번하는 스택(32, 42)을 통해 전사될 수 있다. 패터닝된 리소그래피 재료 스택 내의 개구들 아래에 놓인 교번하는 스택(32, 42)의 부분들이 에칭되어 메모리 개구들(49) 및 지지 개구들(19)을 형성한다. 본 명세서에서 사용되는 바와 같이, "메모리 개구"는 메모리 스택 구조물과 같은 메모리 요소들이 후속하여 형성되는 구조물을 지칭한다. 본 명세서에서 사용되는 바와 같이, "지지 개구"는 다른 요소들을 기계적으로 지지하는 (지지 필러 구조물과 같은) 지지 구조물이 후속하여 형성되는 구조물을 지칭한다. 메모리 개구들(49)은 메모리 어레이 영역(100)에서 절연 캡 층(70) 및 교번하는 스택(32, 42)의 전체를 통해 형성된다. 지지 개구들(19)은 계단 영역(300)에서 역-단차형 유전체 재료 부분(65) 및 단차형 표면들 아래에 놓이는 교번하는 스택(32, 42)의 부분을 통해 형성된다.
메모리 개구들(49)은 교번하는 스택(32, 42)의 전체를 통해 연장된다. 지지 개구들(19)은 교번하는 스택(32, 42) 내의 층들의 서브세트를 통해 연장된다. 교번하는 스택(32, 42)의 재료들을 통해 에칭하기 위해 사용되는 이방성 에칭 공정의 화학 작용은 교번하는 스택(32, 42) 내의 제1 및 제2 재료들의 에칭을 최적화하도록 교대로 이루어질 수 있다. 이방성 에칭은, 예를 들어, 일련의 반응성 이온 에칭일 수 있다. 메모리 개구들(49) 및 지지 개구들(19)의 측벽들은 실질적으로 수직일 수 있거나, 테이퍼링될 수 있다. 패터닝된 리소그래피 재료 스택은, 예를 들어, 애싱(ashing)에 의해 후속하여 제거될 수 있다.
메모리 개구들(49) 및 지지 개구들(19)은 교번하는 스택(32, 42)의 상부 표면으로부터 적어도 반도체 재료 층(10)의 최상부 표면을 포함하는 수평 평면까지 연장될 수 있다. 일 실시예에서, 반도체 재료 층(10)의 상부 표면이 각각의 메모리 개구(49) 및 각각의 지지 개구(19)의 저부에서 물리적으로 노출된 후에 반도체 재료 층(10) 내로의 오버에칭이 선택적으로 수행될 수 있다. 오버에칭은 리소그래피 재료 스택의 제거 전에 또는 후에 수행될 수 있다. 다시 말하면, 반도체 재료 층(10)의 리세스된 표면들은 반도체 재료 층(10)의 리세스되지 않은 상부 표면들로부터 리세스 깊이만큼 수직으로 오프셋될 수 있다. 리세스 깊이는, 예를 들어, 1 nm 내지 50 nm의 범위일 수 있지만, 더 작은 그리고 더 큰 리세스 깊이들이 또한 사용될 수 있다. 오버에칭은 선택적이며, 생략될 수 있다. 오버에칭이 수행되지 않으면, 메모리 개구들(49) 및 지지 개구들(19)의 저부 표면들은 반도체 재료 층(10)의 최상부 표면과 동일 평면 상에 있을 수 있다.
메모리 개구들(49) 및 지지 개구들(19) 각각은 제1 단결정 반도체 기판(9, 10)의 최상부 표면에 실질적으로 수직으로 연장되는 측벽(또는 복수의 측벽)을 포함할 수 있다. 메모리 개구들(49)의 2차원 어레이가 메모리 어레이 영역(100)에 형성될 수 있다. 지지 개구들(19)의 2차원 어레이가 계단 영역(300)에 형성될 수 있다.
도 5a 내지 도 5h는 도 4a 및 도 4b의 예시적인 구조물에서의 메모리 개구들(49) 중 하나인, 메모리 개구(49)에서의 구조적 변화들을 예시한다. 동일한 구조적 변화가 다른 메모리 개구들(49) 각각에서 그리고 각각의 지지 개구(19)에서 동시에 발생한다.
도 5a를 참조하면, 도 4a 및 도 4b의 예시적인 디바이스 구조물에서의 메모리 개구(49)가 예시되어 있다. 메모리 개구(49)는 절연 캡 층(70), 교번하는 스택(32, 42)을 통해, 그리고 선택적으로 반도체 재료 층(10)의 상부 부분 내로 연장된다. 이러한 처리 단계에서, 각각의 지지 개구(19)는 역-단차형 유전체 재료 부분(65), 교번하는 스택(32, 42) 내의 층들의 서브세트를 통해, 그리고 선택적으로 반도체 재료 층(10)의 상부 부분을 통해 연장될 수 있다. 반도체 재료 층(10)의 상부 표면에 대한 각각의 메모리 개구의 저부 표면의 리세스 깊이는 0 nm 내지 30 nm의 범위일 수 있지만, 더 큰 리세스 깊이들이 또한 사용될 수 있다. 선택적으로, 희생 재료 층들(42)은, 예를 들어, 등방성 에칭에 의해 측방향 리세스들(도시되지 않음)을 형성하도록 측방향으로 부분적으로 리세스될 수 있다.
도 5b를 참조하면, 선택적인 페데스탈 채널 부분(예컨대, 에피택셜 페데스탈)(11)이, 예를 들어, 선택적 에피택시에 의해 각각의 메모리 개구(49) 및 각각의 지지 개구(19)의 저부 부분에서 형성될 수 있다. 각각의 페데스탈 채널 부분(11)은 반도체 재료 층(10)의 단결정 반도체 재료와 에피택셜 정렬된 단결정 반도체 재료를 포함한다. 일 실시예에서, 페데스탈 채널 부분(11)은 반도체 재료 층(10)과 동일한 전도성 유형의 전기 도펀트들로 도핑될 수 있다. 일 실시예에서, 각각의 페데스탈 채널 부분(11)의 상부 표면은 희생 재료 층(42)의 상부 표면을 포함하는 수평 평면 위에 형성될 수 있다. 이러한 경우에, 페데스탈 채널 부분들(11)의 상부 표면들을 포함하는 수평 평면 아래에 위치된 각각의 희생 재료 층(42)을 각자의 전도성 재료 층으로 대체함으로써 적어도 하나의 소스 선택 게이트 전극이 후속하여 형성될 수 있다. 페데스탈 채널 부분(11)은 제1 단결정 반도체 기판(9, 10)에 후속하여 형성될 소스 영역과 메모리 개구(49)의 상부 부분에 후속하여 형성될 드레인 영역 사이에서 연장되는 트랜지스터 채널의 일부분일 수 있다. 메모리 공동(49')이 페데스탈 채널 부분(11) 위의 메모리 개구(49)의 비충전된 부분에 존재한다. 일 실시예에서, 페데스탈 채널 부분(11)은 단결정 실리콘을 포함할 수 있다. 일 실시예에서, 페데스탈 채널 부분(11)은 페데스탈 채널 부분이 접촉하는 반도체 재료 층(10)의 전도성 유형과 동일한, 제1 전도성 유형의 도핑을 가질 수 있다.
도 5c를 참조하면, 차단 유전체 층(52), 전하 저장 층(54), 터널링 유전체 층(56), 및 선택적인 제1 반도체 채널 층(601)을 포함하는 층들의 스택이 메모리 개구들(49) 내에 순차적으로 퇴적될 수 있다.
차단 유전체 층(52)은 단일 유전체 재료 층 또는 복수의 유전체 재료 층들의 스택을 포함할 수 있다. 일 실시예에서, 차단 유전체 층은 유전체 금속 산화물로 본질적으로 이루어진 유전체 금속 산화물 층을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 유전체 금속 산화물은 적어도 하나의 금속 원소 및 적어도 산소를 포함하는 유전체 재료를 지칭한다. 유전체 금속 산화물은 적어도 하나의 금속 원소 및 산소로 본질적으로 이루어질 수 있거나, 적어도 하나의 금속 원소, 산소, 및 질소와 같은 적어도 하나의 비-금속 원소로 본질적으로 이루어질 수 있다. 일 실시예에서, 차단 유전체 층(52)은 7.9 초과의 유전 상수를 갖는, 즉 실리콘 질화물의 유전 상수보다 더 큰 유전 상수를 갖는 유전체 금속 산화물을 포함할 수 있다.
유전체 금속 산화물의 비제한적인 예들은 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 란타늄 산화물(LaO2), 이트륨 산화물(Y2O3), 탄탈륨 산화물(Ta2O5), 이들의 실리케이트, 이들의 질소-도핑된 화합물, 이들의 합금, 및 이들의 스택을 포함한다. 유전체 금속 산화물 층은, 예를 들어, 화학 증착(CVD), 원자층 퇴적(ALD), 펄스 레이저 퇴적(PLD), 액체 소스 미스트 화학 퇴적, 또는 이들의 조합에 의해 퇴적될 수 있다. 유전체 금속 산화물 층의 두께는 1 nm 내지 20 nm의 범위일 수 있지만, 더 작은 그리고 더 큰 두께들이 또한 사용될 수 있다. 유전체 금속 산화물 층은 제어 게이트 전극들로의 저장된 전하들의 누설을 차단하는 유전체 재료 부분으로서 후속하여 기능할 수 있다. 일 실시예에서, 차단 유전체 층(52)은 알루미늄 산화물을 포함한다. 일 실시예에서, 차단 유전체 층(52)은 상이한 재료 조성들을 갖는 다수의 유전체 금속 산화물 층들을 포함할 수 있다.
대안적으로 또는 추가적으로, 차단 유전체 층(52)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 이들의 조합과 같은 유전체 반도체 화합물을 포함할 수 있다. 일 실시예에서, 차단 유전체 층(52)은 실리콘 산화물을 포함할 수 있다. 이러한 경우에, 차단 유전체 층(52)의 유전체 반도체 화합물은 저압 화학 증착, 원자층 퇴적, 또는 이들의 조합과 같은 컨포멀 퇴적 방법에 의해 형성될 수 있다. 유전체 반도체 화합물의 두께는 1 nm 내지 20 nm의 범위일 수 있지만, 더 작은 그리고 더 큰 두께들이 또한 사용될 수 있다. 대안적으로, 차단 유전체 층(52)은 생략될 수 있으며, 후속하여 형성될 메모리 필름들의 표면들 상의 후면 리세스들의 형성 후에 후면 차단 유전체 층이 형성될 수 있다.
후속하여, 전하 저장 층(54)이 형성될 수 있다. 일 실시예에서, 전하 저장 층(54)은, 예를 들어, 실리콘 질화물일 수 있는 유전체 전하 트래핑 재료를 포함하는 전하 트래핑 재료의 연속 층 또는 패터닝된 불연속 부분들일 수 있다. 대안적으로, 전하 저장 층(54)은, 예를 들어, 희생 재료 층들(42) 내로의 측방향 리세스들 내에 형성됨으로써, 다수의 전기적으로 격리된 부분들(예컨대, 플로팅 게이트들)로 패터닝되는 금속 재료 또는 도핑된 폴리실리콘과 같은 전도성 재료의 연속 층 또는 패터닝된 불연속 부분들을 포함할 수 있다. 일 실시예에서, 전하 저장 층(54)은 실리콘 질화물 층을 포함한다. 일 실시예에서, 희생 재료 층들(42) 및 절연 층들(32)은 수직으로 일치하는 측벽들을 가질 수 있고, 전하 저장 층(54)은 단일 연속 층으로서 형성될 수 있다.
다른 실시예에서, 희생 재료 층들(42)은 절연 층들(32)의 측벽들에 대해 측방향으로 리세스될 수 있고, 퇴적 공정과 이방성 에칭 공정의 조합이 수직으로 이격된 복수의 메모리 재료 부분들로서 전하 저장 층(54)을 형성하기 위해 사용될 수 있다. 본 개시가 전하 저장 층(54)이 단일 연속 층인 실시예를 사용하여 기술되지만, 전하 저장 층(54)이 수직으로 이격된 복수의 메모리 재료 부분들(전하 트래핑 재료 부분들 또는 전기적으로 격리된 전도성 재료 부분들일 수 있음)로 대체되는 실시예들이 본 명세서에서 명백히 고려된다.
전하 저장 층(54)은 균질 조성의 단일 전하 저장 층으로서 형성될 수 있거나, 다수의 전하 저장 층들의 스택을 포함할 수 있다. 사용되는 경우, 다수의 전하 저장 층들은 전도성 재료들(예컨대, 텅스텐, 몰리브덴, 탄탈륨, 티타늄, 백금, 루테늄, 및 이들의 합금과 같은 금속, 또는 텅스텐 규화물, 몰리브덴 규화물, 탄탈륨 규화물, 티타늄 규화물, 니켈 규화물, 코발트 규화물, 또는 이들의 조합과 같은 금속 규화물) 및/또는 반도체 재료들(예를 들어, 적어도 하나의 원소 반도체 요소 또는 적어도 하나의 화합물 반도체 재료를 포함하는 다결정 또는 비정질 반도체 재료)을 포함하는 복수의 이격된 플로팅 게이트 재료 층들을 포함할 수 있다. 대안적으로 또는 추가적으로, 전하 저장 층(54)은 하나 이상의 실리콘 질화물 세그먼트들과 같은, 절연 전하 트래핑 재료를 포함할 수 있다. 대안적으로, 전하 저장 층(54)은, 예를 들어, 루테늄 나노입자일 수 있는 금속 나노입자와 같은 전도성 나노입자를 포함할 수 있다. 전하 저장 층(54)은 예를 들어 화학 증착(CVD), 원자층 퇴적(ALD), 물리 증착(PVD), 또는 그 안에 전하를 저장하기 위한 임의의 적합한 퇴적 기술에 의해 형성될 수 있다. 전하 저장 층(54)의 두께는 2 nm 내지 20 nm의 범위일 수 있지만, 더 작은 그리고 더 큰 두께들이 또한 사용될 수 있다.
터널링 유전체 층(56)은 전하 터널링이 그를 통해 적합한 전기 바이어스 조건들 하에서 수행될 수 있는 유전체 재료를 포함한다. 전하 터널링은 형성될 모놀리식 3차원 NAND 스트링 메모리 디바이스의 동작 모드에 따라 핫-캐리어 주입을 통해 또는 파울러-노드하임 터널링 유도 전하 이동에 의해 수행될 수 있다. 터널링 유전체 층(56)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 유전체 금속 산화물(예컨대, 알루미늄 산화물 및 하프늄 산화물), 유전체 금속 산질화물, 유전체 금속 실리케이트, 이들의 합금, 및/또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 터널링 유전체 층(56)은 제1 실리콘 산화물 층, 실리콘 산질화물 층, 및 제2 실리콘 산화물 층의 스택을 포함할 수 있으며, 이는 일반적으로 ONO 스택으로 알려져 있다. 일 실시예에서, 터널링 유전체 층(56)은 실질적으로 탄소가 없는 실리콘 산화물 층 또는 실질적으로 탄소가 없는 실리콘 산질화물 층을 포함할 수 있다. 터널링 유전체 층(56)의 두께는 2 nm 내지 20 nm의 범위일 수 있지만, 더 작은 그리고 더 큰 두께들이 또한 사용될 수 있다.
선택적인 제1 반도체 채널 층(601)은 반도체 재료, 예컨대 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함한다. 일 실시예에서, 제1 반도체 채널 층(601)은 비정질 실리콘 또는 폴리실리콘을 포함한다. 제1 반도체 채널 층(601)은 저압 화학 증착(LPCVD)과 같은 컨포멀 퇴적 방법에 의해 형성될 수 있다. 제1 반도체 채널 층(601)의 두께는 2 nm 내지 10 nm의 범위일 수 있지만, 더 작은 그리고 더 큰 두께들이 또한 사용될 수 있다. 퇴적된 재료 층들(52, 54, 56, 601)로 충전되지 않은 각각의 메모리 개구(49)의 체적 내에 메모리 공동(49')이 형성된다.
도 5d를 참조하면, 선택적인 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 차단 유전체 층(52)은 적어도 하나의 이방성 에칭 공정을 사용하여 순차적으로 이방성으로 에칭된다. 절연 캡 층(70)의 상부 표면 위에 위치된 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)의 부분들이 적어도 하나의 이방성 에칭 공정에 의해 제거될 수 있다. 또한, 각각의 메모리 공동(49')의 저부에 있는 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)의 수평 부분들은 제거되어 이들의 나머지 부분들 내에 개구들을 형성할 수 있다. 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52) 각각은 다양한 재료 층들에 대해 동일할 수 있거나 동일하지 않을 수 있는, 각자의 에칭 화학 작용을 사용하는 각자의 이방성 에칭 공정에 의해 에칭될 수 있다.
제1 반도체 채널 층(601)의 각각의 나머지 부분은 관형 구성을 가질 수 있다. 전하 저장 층(54)은 전하 트래핑 재료 또는 플로팅 게이트 재료를 포함할 수 있다. 일 실시예에서, 각각의 전하 저장 층(54)은 프로그래밍 시에 전하를 저장하는 전하 저장 영역들의 수직 스택을 포함할 수 있다. 일 실시예에서, 전하 저장 층(54)은 희생 재료 층들(42)에 인접한 각각의 부분이 전하 저장 영역을 구성하는 전하 저장 층일 수 있다.
페데스탈 채널 부분(11)의 표면(또는 페데스탈 채널 부분들(11)이 사용되지 않는 경우 반도체 재료 층(10)의 표면)은 개구 아래에서 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)을 통해 물리적으로 노출될 수 있다. 선택적으로, 각각의 메모리 공동(49')의 저부에 있는 물리적으로 노출된 반도체 표면은 메모리 공동(49') 아래의 리세스된 반도체 표면이 페데스탈 채널 부분(11)의(또는 페데스탈 채널 부분들(11)이 사용되지 않는 경우 반도체 재료 층(10)의) 최상부 표면으로부터 리세스 거리만큼 수직으로 오프셋되도록 수직으로 리세스될 수 있다. 터널링 유전체 층(56)이 전하 저장 층(54) 위에 위치된다. 메모리 개구(49) 내의 차단 유전체 층(52), 전하 저장 층(54), 및 터널링 유전체 층(56)의 세트가 메모리 필름(50)을 구성하며, 이는 차단 유전체 층(52) 및 터널링 유전체 층(56)에 의해 주위 재료들로부터 절연되는 (전하 저장 층(54)을 포함하는) 복수의 전하 저장 영역들을 포함한다. 일 실시예에서, 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)은 수직으로 일치하는 측벽들을 가질 수 있다.
도 5e를 참조하면, 제2 반도체 채널 층(602)이 페데스탈 채널 부분(11)의 반도체 표면 또는 페데스탈 채널 부분(11)이 생략되는 경우 반도체 재료 층(10) 상에 직접, 그리고 제1 반도체 채널 층(601) 상에 직접 퇴적될 수 있다. 제2 반도체 채널 층(602)은 반도체 재료, 예컨대 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함한다. 일 실시예에서, 제2 반도체 채널 층(602)은 비정질 실리콘 또는 폴리실리콘을 포함한다. 제2 반도체 채널 층(602)은 저압 화학 증착(LPCVD)과 같은 컨포멀 퇴적 방법에 의해 형성될 수 있다. 제2 반도체 채널 층(602)의 두께는 2 nm 내지 10 nm의 범위일 수 있지만, 더 작은 그리고 더 큰 두께들이 또한 사용될 수 있다. 제2 반도체 채널 층(602)은 각각의 메모리 개구 내의 메모리 공동(49')을 부분적으로 충전할 수 있거나, 각각의 메모리 개구(49) 내의 메모리 공동(49')을 완전히 충전할 수 있다.
제1 반도체 채널 층(601) 및 제2 반도체 채널 층(602)의 재료들은 집합적으로 반도체 채널 재료로 지칭된다. 다시 말해서, 반도체 채널 재료는 제1 반도체 채널 층(601) 및 제2 반도체 채널 층(602) 내의 모든 반도체 재료의 세트이다.
도 5f를 참조하면, 각각의 메모리 개구 내의 메모리 공동(49')이 제2 반도체 채널 층(602)에 의해 완전히 충전되지 않는 경우, 각각의 메모리 개구 내의 메모리 공동(49')의 임의의 나머지 부분을 충전하기 위해 유전체 코어 층(62L)이 메모리 공동(49') 내에 퇴적될 수 있다. 유전체 코어 층(62L)은 실리콘 산화물 또는 유기실리케이트 유리와 같은 유전체 재료를 포함한다. 유전체 코어 층(62L)은 저압 화학 증착(LPCVD)과 같은 컨포멀 퇴적 방법에 의해, 또는 스핀 코팅과 같은 자기-평탄화 퇴적 공정에 의해 퇴적될 수 있다.
도 5g를 참조하면, 유전체 코어 층(62L)의 수평 부분은, 예를 들어, 절연 캡 층(70)의 상부 표면 위로부터의 리세스 에칭에 의해 제거될 수 있다. 유전체 코어 층(62L)의 각각의 나머지 부분은 유전체 코어(62)를 구성한다. 또한, 절연 캡 층(70)의 상부 표면 위에 위치된 제2 반도체 채널 층(602)의 수평 부분은 리세스 에칭 또는 화학 기계적 평탄화(CMP)를 사용할 수 있는, 평탄화 공정에 의해 제거될 수 있다. 제2 반도체 채널 층(602)의 각각의 나머지 부분은 전적으로 메모리 개구(49) 내에 또는 전적으로 지지 개구(19) 내에 위치될 수 있다.
제1 반도체 채널 층(601) 및 제2 반도체 채널 층(602)의 각각의 인접한 쌍이 수직 반도체 채널(60)을 포함하는 수직 NAND 디바이스가 턴온될 때 전류가 그를 통해 흐를 수 있는 수직 반도체 채널(60)을 집합적으로 형성할 수 있다. 터널링 유전체 층(56)이 전하 저장 층(54)에 의해 둘러싸이고, 수직 반도체 채널(60)의 일부분을 측방향으로 둘러싼다. 차단 유전체 층(52), 전하 저장 층(54), 및 터널링 유전체 층(56)의 각각의 인접한 세트가 메모리 필름(50)을 집합적으로 구성하며, 이는 거시적 보유 시간으로 전하를 저장할 수 있다. 몇몇 실시예들에서, 차단 유전체 층(52)이 이 단계에서 메모리 필름(50) 내에 존재하지 않을 수 있고, 차단 유전체 층이 후면 리세스들의 형성 후에 후속하여 형성될 수 있다. 본 명세서에서 사용되는 바와 같이, 거시적 보유 시간은 24시간 초과의 보유 시간과 같은, 영구 메모리 디바이스로서의 메모리 디바이스의 동작에 적합한 보유 시간을 지칭한다.
도 5h를 참조하면, 각각의 유전체 코어(62)의 상부 표면은, 예를 들어, 절연 캡 층(70)의 상부 표면과 절연 캡 층(70)의 저부 표면 사이에 위치되는 깊이까지의 리세스 에칭에 의해, 각각의 메모리 개구 내에서 추가로 리세스될 수 있다. 드레인 영역들(63)이 유전체 코어들(62) 위의 각각의 리세스된 영역 내에 도핑된 반도체 재료를 퇴적함으로써 형성될 수 있다. 드레인 영역들(63)은 제1 전도성 유형과 반대인 제2 전도성 유형의 도핑을 가질 수 있다. 예를 들어, 제1 전도성 유형이 p-형인 경우, 제2 전도성 유형은 n-형이고, 그 반대도 가능하다. 드레인 영역들(63) 내의 도펀트 농도는 5.0 × 1019/㎤ 내지 2.0 × 1021/㎤의 범위일 수 있지만, 더 작은 그리고 더 큰 도펀트 농도들이 또한 사용될 수 있다. 도핑된 반도체 재료는, 예를 들어, 도핑된 폴리실리콘일 수 있다. 퇴적된 반도체 재료의 과잉 부분들은, 예를 들어, 화학 기계적 평탄화(CMP) 또는 리세스 에칭에 의해 절연 캡 층(70)의 상부 표면 위로부터 제거되어 드레인 영역들(63)을 형성할 수 있다.
메모리 개구(49) 내의 메모리 필름(50)과 수직 반도체 채널(60)의 각각의 조합은 메모리 스택 구조물(55)을 구성한다. 메모리 스택 구조물(55)은 반도체 채널, 터널링 유전체 층, 전하 저장 층(54)의 부분들을 포함하는 복수의 메모리 요소들, 및 선택적인 차단 유전체 층(52)의 조합이다. 메모리 개구(49) 내의 페데스탈 채널 부분(11)(존재하는 경우), 메모리 스택 구조물(55), 유전체 코어(62), 및 드레인 영역(63)의 각각의 조합은 본 명세서에서 메모리 개구 충전 구조물(58)로 지칭된다. 각각의 지지 개구(19) 내의 페데스탈 채널 부분(11)(존재하는 경우), 메모리 필름(50), 수직 반도체 채널(60), 유전체 코어(62), 및 드레인 영역(63)의 각각의 조합은 각자의 지지 개구들(19)을 충전하고, 지지 필러 구조물을 구성한다.
도 6을 참조하면, 각각, 메모리 개구들(49) 및 지지 개구들(19) 내의 메모리 개구 충전 구조물들(58) 및 지지 필러 구조물(20)의 형성 후의 예시적인 구조물이 예시되어 있다. 메모리 개구 충전 구조물(58)의 인스턴스가 도 4a 및 도 4b의 구조물의 각각의 메모리 개구(49) 내에 형성될 수 있다. 지지 필러 구조물(20)의 인스턴스가 도 4a 및 도 4b의 구조물의 각각의 지지 개구(19) 내에 형성될 수 있다.
각각의 메모리 스택 구조물(55)은 다수의 반도체 채널 층들(601, 602)을 포함할 수 있는 수직 반도체 채널(60), 및 메모리 필름(50)을 포함한다. 메모리 필름(50)은 수직 반도체 채널(60)을 측방향으로 둘러싸는 터널링 유전체 층(56), 터널링 유전체 층(56)을 측방향으로 둘러싸는 (전하 저장 층(54)을 포함하는) 전하 저장 영역들의 수직 스택, 및 선택적인 차단 유전체 층(52)을 포함할 수 있다. 본 개시가 메모리 스택 구조물에 대한 예시된 구성을 사용하여 기술되지만, 본 개시의 방법들은 메모리 필름(50)에 대한 그리고/또는 수직 반도체 채널(60)에 대한 상이한 층 스택들 또는 구조물들을 포함하는 대안적인 메모리 스택 구조물들에 적용될 수 있다.
도 7a 및 도 7b를 참조하면, 콘택 레벨 유전체 층(73)이 절연 층(32) 및 희생 재료 층들(42)의 교번하는 스택(32, 42) 위에, 그리고 메모리 스택 구조물들(55) 및 지지 필러 구조물들(20) 위에 형성될 수 있다. 콘택 레벨 유전체 층(73)은 희생 재료 층들(42)의 유전체 재료와는 상이한 유전체 재료를 포함한다. 예를 들어, 콘택 레벨 유전체 층(73)은 실리콘 산화물을 포함할 수 있다. 콘택 레벨 유전체 층(73)은 50 nm 내지 500 nm의 범위의 두께를 가질 수 있지만, 더 작은 그리고 더 큰 두께들이 또한 사용될 수 있다.
포토레지스트 층(도시되지 않음)이 콘택 레벨 유전체 층(73) 위에 적용될 수 있고, 리소그래피 방식으로 패터닝되어 메모리 스택 구조물들(55)의 클러스터들 사이의 영역들에 개구들을 형성한다. 포토레지스트 층 내의 패턴은 이방성 에칭을 사용하여 콘택 레벨 유전체 층(73), 교번하는 스택(32, 42) 및/또는 역-단차형 유전체 재료 부분(65)을 통해 전사되어 후면 트렌치들(79)을 형성할 수 있으며, 이는 콘택 레벨 유전체 층(73)의 상부 표면으로부터 적어도 제1 단결정 반도체 기판(9, 10)의 상부 표면까지 수직으로 연장되고, 메모리 어레이 영역(100) 및 계단 영역(300)을 통해 측방향으로 연장된다.
일 실시예에서, 후면 트렌치들(79)은 제1 메모리 다이 수평 방향 mdhd1을 따라 측방향으로 연장될 수 있고, 제1 메모리 다이 수평 방향 mdhd1에 수직인 제2 메모리 다이 수평 방향 mdhd2를 따라 서로 측방향으로 이격될 수 있다. 메모리 스택 구조물들(55)은 제1 메모리 다이 수평 방향 mdhd1을 따라 연장되는 행들로 배열될 수 있다. 드레인 선택 레벨 격리 구조물들(72)은 제1 메모리 다이 수평 방향 mdhd1을 따라 측방향으로 연장될 수 있다. 각각의 후면 트렌치(79)는 길이 방향을 따라(즉, 제1 메모리 다이 수평 방향 mdhd1을 따라) 불변인 균일한 폭을 가질 수 있다. 각각의 드레인 선택 레벨 격리 구조물(72)은 제1 메모리 다이 수평 방향 mdhd1을 따른 병진에 관해 불변인, 제1 메모리 다이 수평 방향 mdhd1에 수직인 수직 평면들을 따른 균일한 수직 단면 프로파일을 가질 수 있다. 메모리 스택 구조물들(55)의 다수의 행들이 후면 트렌치(79) 및 드레인 선택 레벨 격리 구조물(72)의 이웃하는 쌍 사이에, 또는 드레인 선택 레벨 격리 구조물들(72)의 이웃하는 쌍 사이에 위치될 수 있다. 일 실시예에서, 후면 트렌치들(79)은 소스 콘택 비아 구조물이 그 안에 후속하여 형성될 수 있는 소스 콘택 개구를 포함할 수 있다. 포토레지스트 층은, 예를 들어, 애싱에 의해 제거될 수 있다.
도 8 및 도 9a를 참조하면, 절연 층들(32)의 제1 재료에 대해 희생 재료 층들(42)의 제2 재료를 선택적으로 에칭하는 에칭제가, 예를 들어, 에칭 공정을 사용하여 후면 트렌치들(79) 내로 도입될 수 있다. 도 9a는 도 8의 예시적인 구조물의 영역을 예시한다. 희생 재료 층들(42)이 그로부터 제거된 체적들에 후면 리세스들(43)이 형성된다. 희생 재료 층들(42)의 제2 재료의 제거는 절연 층들(32)의 제1 재료, 역-단차형 유전체 재료 부분(65)의 재료, 반도체 재료 층(10)의 반도체 재료, 및 메모리 필름들(50)의 최외측 층의 재료에 대해 선택적일 수 있다. 일 실시예에서, 희생 재료 층들(42)은 실리콘 질화물을 포함할 수 있고, 절연 층들(32) 및 역-단차형 유전체 재료 부분(65)의 재료들은 실리콘 산화물 및 유전체 금속 산화물들로부터 선택될 수 있다.
제1 재료 및 메모리 필름들(50)의 최외측 층에 대해 선택적으로 제2 재료를 제거하는 에칭 공정은 습식 에칭 용액을 사용하는 습식 에칭 공정일 수 있거나, 에칭제가 증기상으로 후면 트렌치들(79) 내로 도입되는 기체상 (건식) 에칭 공정일 수 있다. 예를 들어, 희생 재료 층들(42)이 실리콘 질화물을 포함하는 경우, 에칭 공정은 예시적인 구조물이 인산을 포함하는 습식 에칭 탱크 내에 침지되고, 인산이 실리콘 산화물, 실리콘, 및 당업계에 사용되는 다양한 다른 재료들에 대해 선택적으로 실리콘 질화물을 에칭하는 습식 에칭 공정일 수 있다. 지지 필러 구조물(20), 역-단차형 유전체 재료 부분(65), 및 메모리 스택 구조물들(55)은 후면 리세스들(43)이 희생 재료 층들(42)에 의해 이전에 점유된 체적들 내에 존재하는 동안 구조적 지지를 제공한다.
각각의 후면 리세스(43)는 측방향으로 연장되는 공동으로서, 측방향으로 연장되는 공동의 수직 범위보다 더 큰 측방향 치수를 갖는, 상기 측방향으로 연장되는 공동일 수 있다. 다시 말해서, 각각의 후면 리세스(43)의 측방향 치수는 후면 리세스(43)의 높이보다 더 클 수 있다. 희생 재료 층들(42)의 제2 재료가 그로부터 제거된 체적들 내에 복수의 후면 리세스들(43)이 형성될 수 있다. 메모리 스택 구조물들(55)이 형성되는 메모리 개구들은 본 명세서에서 후면 리세스들(43)과는 대조적으로 전면 개구들 또는 전면 공동들로 지칭된다. 일 실시예에서, 메모리 어레이 영역(100)은 제1 단결정 반도체 기판(9, 10) 위에 배치된 복수의 디바이스 레벨들을 갖는 모놀리식 3차원 NAND 스트링들의 어레이를 포함한다. 이러한 경우에, 각각의 후면 리세스(43)는 모놀리식 3차원 NAND 스트링들의 어레이의 각자의 워드 라인을 수용하기 위한 공간을 한정할 수 있다.
복수의 후면 리세스들(43) 각각은 제1 단결정 반도체 기판(9, 10)의 상부 표면에 실질적으로 평행하게 연장될 수 있다. 후면 리세스(43)는 아래에 놓인 절연 층(32)의 상부 표면 및 위에 놓인 절연 층(32)의 저부 표면에 의해 수직으로 경계지어질 수 있다. 일 실시예에서, 각각의 후면 리세스(43)는 전체에 걸쳐 균일한 높이를 가질 수 있다.
선택적인 페데스탈 채널 부분들(11) 및 반도체 재료 층(10)의 물리적으로 노출된 표면 부분들은 반도체 재료들의 유전체 재료들로의 열적 변환 및/또는 플라즈마 변환에 의해 유전체 재료 부분들로 변환될 수 있다. 예를 들어, 열적 변환 및/또는 플라즈마 변환은 각각의 페데스탈 채널 부분(11)의 표면 부분을 관형 유전체 스페이서(116)로 변환하는 데, 그리고 반도체 재료 층(10)의 각각의 물리적으로 노출된 표면 부분을 평면형 유전체 부분(616)으로 변환하는 데 사용될 수 있다. 일 실시예에서, 각각의 관형 유전체 스페이서(116)는 원환체(torus)에 위상 동형일 수 있는데, 즉 대체로 링-형상일 수 있다. 본 명세서에서 사용되는 바와 같이, 구멍을 파괴하거나 원환체의 형상 내에 새로운 구멍을 형성함이 없이 요소의 형상이 연속적으로 신장될 수 있는 경우 요소는 원환체에 위상 동형이다. 관형 유전체 스페이서들(116)은 페데스탈 채널 부분들(11)과 동일한 반도체 요소를 포함하고 산소 및/또는 질소와 같은 적어도 하나의 비-금속 원소를 추가로 포함하는 유전체 재료를 포함하며, 따라서 관형 유전체 스페이서들(116)의 재료는 유전체 재료이다. 일 실시예에서, 관형 유전체 스페이서들(116)은 페데스탈 채널 부분들(11)의 반도체 재료의 유전체 산화물, 유전체 질화물, 또는 유전체 산질화물을 포함할 수 있다. 마찬가지로, 각각의 평면형 유전체 부분(616)은 반도체 재료 층과 동일한 반도체 요소를 포함하고 산소 및/또는 질소와 같은 적어도 하나의 비-금속 원소를 추가로 포함하는 유전체 재료를 포함하며, 따라서 평면형 유전체 부분들(616)의 재료는 유전체 재료이다. 일 실시예에서, 평면형 유전체 부분들(616)은 반도체 재료 층(10)의 반도체 재료의 유전체 산화물, 유전체 질화물, 또는 유전체 산질화물을 포함할 수 있다.
도 9b를 참조하면, 후면 차단 유전체 층(44)이 선택적으로 형성될 수 있다. 존재하는 경우, 후면 차단 유전체 층(44)은 후면 리세스들(43) 내에 후속하여 형성될 제어 게이트들을 위한 제어 게이트 유전체로서 기능하는 유전체 재료를 포함한다. 차단 유전체 층(52)이 각각의 메모리 개구 내에 존재하는 경우, 후면 차단 유전체 층(44)은 선택적이다. 차단 유전체 층(52)이 생략되는 경우, 후면 차단 유전체 층(44)은 존재한다.
후면 차단 유전체 층(44)은 후면 리세스들(43) 내에 그리고 후면 트렌치(79)의 측벽 상에 형성될 수 있다. 후면 차단 유전체 층(44)은 후면 리세스들(43) 내에서 절연 층들(32)의 수평 표면들 및 메모리 스택 구조물들(55)의 측벽들 상에 직접 형성될 수 있다. 후면 차단 유전체 층(44)이 형성되는 경우, 후면 차단 유전체 층(44)의 형성 이전의 관형 유전체 스페이서들(116) 및 평면형 유전체 부분(616)의 형성은 선택적이다. 일 실시예에서, 후면 차단 유전체 층(44)은 원자층 퇴적(ALD)과 같은 컨포멀 퇴적 공정에 의해 형성될 수 있다. 후면 차단 유전체 층(44)은 알루미늄 산화물로 본질적으로 이루어질 수 있다. 후면 차단 유전체 층(44)의 두께는 1 nm 내지 15 nm, 예컨대 2 내지 6 nm의 범위일 수 있지만, 더 작은 그리고 더 큰 두께들이 또한 사용될 수 있다.
후면 차단 유전체 층(44)의 유전체 재료는 알루미늄 산화물과 같은 유전체 금속 산화물, 적어도 하나의 전이 금속 원소의 유전체 산화물, 적어도 하나의 란탄족 원소의 유전체 산화물, 알루미늄, 적어도 하나의 전이 금속 원소, 및/또는 적어도 하나의 란탄족 원소의 조합의 유전체 산화물일 수 있다. 대안적으로 또는 추가적으로, 후면 차단 유전체 층(44)은 실리콘 산화물 층을 포함할 수 있다. 후면 차단 유전체 층(44)은 화학 증착 또는 원자층 퇴적과 같은 컨포멀 퇴적 방법에 의해 퇴적될 수 있다. 후면 차단 유전체 층(44)은 후면 트렌치들(79)의 측벽들, 절연 층들(32)의 수평 표면들 및 측벽들, 후면 리세스들(43)에 물리적으로 노출된 메모리 스택 구조물들(55)의 측벽 표면들의 부분들, 및 평면형 유전체 부분(616)의 상부 표면 상에 형성된다. 후면 공동(79')이 후면 차단 유전체 층(44)으로 충전되지 않은 각각의 후면 트렌치(79)의 부분 내에 존재한다.
도 9c를 참조하면, 금속 배리어 층(46A)이 후면 리세스들(43) 내에 퇴적될 수 있다. 금속 배리어 층(46A)은 후속하여 퇴적될 금속 충전 재료에 대한 확산 배리어 층 및/또는 접착 촉진 층으로서 기능할 수 있는 전기 전도성 금속 재료를 포함한다. 금속 배리어 층(46A)은 TiN, TaN, WN, 또는 이들의 스택과 같은 전도성 금속 질화물 재료를 포함할 수 있거나, TiC, TaC, WC, 또는 이들의 스택과 같은 전도성 금속 카바이드 재료를 포함할 수 있다. 일 실시예에서, 금속 배리어 층(46A)은 화학 증착(CVD) 또는 원자층 퇴적(ALD)과 같은 컨포멀 퇴적 공정에 의해 퇴적될 수 있다. 금속 배리어 층(46A)의 두께는 2 nm 내지 8 nm, 예컨대 3 nm 내지 6 nm의 범위일 수 있지만, 더 작은 그리고 더 큰 두께들이 또한 사용될 수 있다. 일 실시예에서, 금속 배리어 층(46A)은 TiN과 같은 전도성 금속 질화물로 본질적으로 이루어질 수 있다.
도 9d 및 도 10을 참조하면, 금속 충전 재료가 복수의 후면 리세스들(43) 내에, 적어도 하나의 후면 트렌치(79)의 측벽들 상에, 그리고 콘택 레벨 유전체 층(73)의 상부 표면 위에 퇴적되어 금속 충전 재료 층(46B)을 형성한다. 금속 충전 재료는, 예를 들어, 화학 증착(CVD), 원자층 퇴적(ALD), 무전해 도금, 전기 도금, 또는 이들의 조합일 수 있는 컨포멀 퇴적 방법에 의해 퇴적될 수 있다. 일 실시예에서, 금속 충전 재료 층(46B)은 적어도 하나의 원소 금속으로 본질적으로 이루어질 수 있다. 금속 충전 재료 층(46B)의 적어도 하나의 원소 금속은, 예를 들어, 텅스텐, 코발트, 루테늄, 티타늄, 및 탄탈륨으로부터 선택될 수 있다. 일 실시예에서, 금속 충전 재료 층(46B)은 단일 원소 금속으로 본질적으로 이루어질 수 있다. 일 실시예에서, 금속 충전 재료 층(46B)은 WF6과 같은 불소-함유 전구체 가스를 사용하여 퇴적될 수 있다. 일 실시예에서, 금속 충전 재료 층(46B)은 불순물들로서 잔류 레벨의 불소 원자들을 포함하는 텅스텐 층일 수 있다. 금속 충전 재료 층(46B)은 그를 통한 불소 원자들의 확산을 차단하는 금속 배리어 층인, 금속 배리어 층(46A)에 의해 절연 층들(32) 및 메모리 스택 구조물들(55)로부터 이격된다.
복수의 전기 전도성 층들(46)이 복수의 후면 리세스들(43) 내에 형성될 수 있고, 연속적인 전기 전도성 재료 층(46L)이 각각의 후면 트렌치(79)의 측벽들 상에 그리고 콘택 레벨 유전체 층(73) 위에 형성될 수 있다. 각각의 전기 전도성 층(46)은 한 쌍의 절연 층들(32)과 같은 유전체 재료 층들의 수직으로 이웃하는 쌍 사이에 위치된 금속 배리어 층(46A)의 일부분 및 금속 충전 재료 층(46B)의 일부분을 포함한다. 연속적인 전기 전도성 재료 층(46L)은 후면 트렌치들(79) 내에 또는 콘택 레벨 유전체 층(73) 위에 위치된 금속 배리어 층(46A)의 연속적인 부분 및 금속 충전 재료 층(46B)의 연속적인 부분을 포함한다.
각각의 희생 재료 층(42)은 전기 전도성 층(46)으로 대체될 수 있다. 후면 차단 유전체 층(44) 및 연속적인 전기 전도성 재료 층(46L)으로 충전되지 않은 각각의 후면 트렌치(79)의 부분 내에 후면 공동(79')이 존재한다. 관형 유전체 스페이서(116)가 페데스탈 채널 부분(11)을 측방향으로 둘러싼다. 최저부 전기 전도성 층(46)이 전기 전도성 층들(46)의 형성 시에 각각의 관형 유전체 스페이서(116)를 측방향으로 둘러싼다.
도 11a 및 도 11b를 참조하면, 연속적인 전기 전도성 재료 층(46L)의 퇴적된 금속 재료는, 예를 들어, 등방성 습식 에칭에 의해 각각의 후면 트렌치(79)의 측벽들로부터 그리고 콘택 레벨 유전체 층(73) 위로부터 에칭 백된다. 후면 리세스들(43) 내의 퇴적된 금속 재료의 각각의 나머지 부분은 전기 전도성 층(46)을 구성한다. 각각의 전기 전도성 층(46)은 전도성 라인 구조물일 수 있다. 따라서, 희생 재료 층들(42)은 전기 전도성 층들(46)로 대체된다.
각각의 전기 전도성 층(46)은 동일한 레벨에 위치된 복수의 제어 게이트 전극들과, 동일한 레벨에 위치된 복수의 제어 게이트 전극들을 전기적으로 상호연결하는, 즉 전기적으로 연결하는 워드 라인의 조합으로서 기능할 수 있다. 각각의 전기 전도성 층(46) 내의 복수의 제어 게이트 전극들은 메모리 스택 구조물들(55)을 포함하는 수직 메모리 디바이스들을 위한 제어 게이트 전극들이다. 다시 말해서, 각각의 전기 전도성 층(46)은 복수의 수직 메모리 디바이스들을 위한 공통 제어 게이트 전극으로서 기능하는 워드 라인일 수 있다.
일 실시예에서, 연속적인 전기 전도성 재료 층(46L)의 제거는 후면 차단 유전체 층(44)의 재료에 대해 선택적일 수 있다. 이 경우에, 후면 차단 유전체 층(44)의 수평 부분은 각각의 후면 트렌치(79)의 저부에 존재할 수 있다. 다른 실시예에서, 연속적인 전기 전도성 재료 층(46L)의 제거는 후면 차단 유전체 층(44)의 재료에 대해 선택적이지 않을 수 있거나, 후면 차단 유전체 층(44)은 사용되지 않을 수 있다. 평면형 유전체 부분들(616)은 연속적인 전기 전도성 재료 층(46L)의 제거 동안 제거될 수 있다. 후면 공동(79')이 각각의 후면 트렌치(79) 내에 존재한다.
도 12a 및 도 12b를 참조하면, 절연 재료 층이 컨포멀 퇴적 공정에 의해 후면 트렌치들(79) 내에 그리고 콘택 레벨 유전체 층(73) 위에 형성될 수 있다. 예시적인 컨포멀 퇴적 공정들은 화학 증착 및 원자층 퇴적을 포함하지만, 이들로 제한되지 않는다. 절연 재료 층은 실리콘 산화물, 실리콘 질화물, 유전체 금속 산화물, 유기실리케이트 유리, 또는 이들의 조합과 같은 절연 재료를 포함한다. 일 실시예에서, 절연 재료 층은 실리콘 산화물을 포함할 수 있다. 절연 재료 층은, 예를 들어, 저압 화학 증착(LPCVD) 또는 원자층 퇴적(ALD)에 의해 형성될 수 있다. 절연 재료 층의 두께는 1.5 nm 내지 60 nm의 범위일 수 있지만, 더 작은 그리고 더 큰 두께들이 또한 사용될 수 있다.
후면 차단 유전체 층(44)이 존재하는 경우, 절연 재료 층은 후면 차단 유전체 층(44)의 표면들 상에 직접 그리고 전기 전도성 층들(46)의 측벽들 상에 직접 형성될 수 있다. 후면 차단 유전체 층(44)이 사용되지 않는 경우, 절연 재료 층은 절연 층들(32)의 측벽들 상에 직접 그리고 전기 전도성 층들(46)의 측벽들 상에 직접 형성될 수 있다.
콘택 레벨 유전체 층(73) 위로부터 그리고 각각의 후면 트렌치(79)의 저부에서 절연 재료 층의 수평 부분들을 제거하기 위해 이방성 에칭이 수행된다. 절연 재료 층의 각각의 나머지 부분은 절연 스페이서(74)를 구성한다. 후면 공동(79')이 각각의 절연 스페이서(74)에 의해 둘러싸인 체적 내에 존재한다. 반도체 재료 층(10)의 상부 표면은 각각의 후면 트렌치(79)의 저부에서 물리적으로 노출될 수 있다.
소스 영역(61)이 반도체 재료 층(10)의 물리적으로 노출된 표면 부분들 내로의 전기 도펀트들의 주입에 의해 각각의 후면 공동(79') 아래의 반도체 재료 층(10)의 표면 부분에 형성될 수 있다. 각각의 소스 영역(61)은 절연 스페이서(74)를 통하는 각자의 개구 아래에 놓이는 제1 단결정 반도체 기판(9, 10)의 표면 부분 내에 형성된다. 주입 공정 동안의 주입된 도펀트 원자들의 스트래글 및 후속 활성화 어닐링 공정 동안의 주입된 도펀트 원자들의 측방향 확산으로 인해, 각각의 소스 영역(61)은 절연 스페이서(74)를 통하는 개구의 측방향 범위보다 더 큰 측방향 범위를 가질 수 있다.
소스 영역(61)과 복수의 페데스탈 채널 부분들(11) 사이에서 연장되는 반도체 재료 층(10)의 상부 부분은 복수의 전계 효과 트랜지스터들을 위한 수평 반도체 채널(59)을 구성한다. 수평 반도체 채널(59)은 각자의 페데스탈 채널 부분들(11)을 통해 다수의 수직 반도체 채널들(60)에 연결된다. 수평 반도체 채널(59)은 소스 영역(61) 및 복수의 페데스탈 채널 부분들(11)과 접촉한다. 교번하는 스택(32, 46) 내의 전기 전도성 층들(46)의 형성 시에 제공되는 최저부 전기 전도성 층(46)은 전계 효과 트랜지스터들을 위한 선택 게이트 전극을 포함할 수 있다. 각각의 소스 영역(61)은 제1 단결정 반도체 기판(9, 10)의 상부 부분에 형성된다. 반도체 채널들(59, 11, 60)은 각각의 소스 영역(61)과 드레인 영역들(63)의 각자의 세트 사이에서 연장된다. 반도체 채널들(59, 11, 60)은 메모리 스택 구조물들(55)의 수직 반도체 채널들(60)을 포함한다.
후면 콘택 비아 구조물(76)이 각각의 후면 공동(79') 내에 형성될 수 있다. 각각의 콘택 비아 구조물(76)은 각자의 공동(79')을 충전할 수 있다. 콘택 비아 구조물들(76)은 후면 트렌치(79)의 나머지 비충전된 체적(즉, 후면 공동(79')) 내에 적어도 하나의 전도성 재료를 퇴적함으로써 형성될 수 있다. 예를 들어, 적어도 하나의 전도성 재료는 전도성 라이너(76A) 및 전도성 충전 재료 부분(76B)을 포함할 수 있다. 전도성 라이너(76A)는 전도성 금속 라이너, 예컨대 TiN, TaN, WN, TiC, TaC, WC, 이들의 합금, 또는 이들의 스택을 포함할 수 있다. 전도성 라이너(76A)의 두께는 3 nm 내지 30 nm의 범위일 수 있지만, 더 작은 그리고 더 큰 두께들이 또한 사용될 수 있다. 전도성 충전 재료 부분(76B)은 금속 또는 금속 합금을 포함할 수 있다. 예를 들어, 전도성 충전 재료 부분(76B)은 W, Cu, Al, Co, Ru, Ni, 이들의 합금, 또는 이들의 스택을 포함할 수 있다.
적어도 하나의 전도성 재료는 교번하는 스택(32, 46) 위에 놓인 콘택 레벨 유전체 층(73)을 정지 층으로서 사용하여 평탄화될 수 있다. 화학 기계적 평탄화(CMP) 공정이 사용되는 경우, 콘택 레벨 유전체 층(73)은 CMP 정지 층으로서 사용될 수 있다. 후면 트렌치들(79) 내의 적어도 하나의 전도성 재료의 각각의 나머지 연속적인 부분은 후면 콘택 비아 구조물(76)을 구성한다.
후면 콘택 비아 구조물(76)은 교번하는 스택(32, 46)을 통해 연장되고, 소스 영역(61)의 상부 표면과 접촉한다. 후면 차단 유전체 층(44)이 사용되는 경우, 후면 콘택 비아 구조물(76)은 후면 차단 유전체 층(44)의 측벽과 접촉할 수 있다.
도 13a 및 도 13b를 참조하면, 추가적인 콘택 비아 구조물들(88, 86)이 콘택 레벨 유전체 층(73)을 통해, 그리고 선택적으로 역-단차형 유전체 재료 부분(65)을 통해 형성될 수 있다. 예를 들어, 드레인 콘택 비아 구조물들(88)은 각각의 드레인 영역(63) 상의 콘택 레벨 유전체 층(73)을 통해 형성될 수 있다. 워드 라인 콘택 비아 구조물들(86)은 콘택 레벨 유전체 층(73)을 통해, 그리고 역-단차형 유전체 재료 부분(65)을 통해 전기 전도성 층들(46) 상에 형성될 수 있다.
비아 레벨 유전체 층(80)이 콘택 레벨 유전체 층(73) 위에 형성될 수 있다. 비아 레벨 유전체 층(80)은 실리콘 산화물과 같은 유전체 재료를 포함하고, 100 nm 내지 600 nm, 예컨대 200 nm 내지 4000 nm의 범위의 두께를 가질 수 있지만, 더 작은 그리고 더 큰 두께들이 또한 사용될 수 있다. 상호연결 비아 구조물들(198, 196)이 비아 레벨 유전체 층(80)을 통해 형성될 수 있다. 상호연결 비아 구조물들(198, 196)은 드레인 콘택 비아 구조물들(88) 중 각자의 드레인 콘택 비아 구조물의 상부 표면과 접촉하는 비트 라인 상호연결 비아 구조물들(198), 워드 라인 콘택 비아 구조물들(86) 중 각자의 워드 라인 콘택 비아 구조물의 상부 표면과 접촉하는 워드 라인 상호연결 비아 구조물들(196), 및 후면 콘택 비아 구조물들(76) 중 각자의 후면 콘택 비아 구조물과 접촉하는 상호연결 비아 구조물들과 같은 추가적인 상호연결 비아 구조물들(도시되지 않음)을 포함할 수 있다.
라인 레벨 유전체 층(90)이 비아 레벨 유전체 층(80) 위에 퇴적된다. 다양한 금속 라인 구조물들(98, 96, 93, 97)이 라인 레벨 유전체 층(90)에 형성된다. 다양한 금속 라인 구조물(98, 96, 93, 97)은 각자의 복수의 드레인 콘택 비아 구조물(88)에 전기적으로 연결된 비트 라인들(98), 워드 라인 콘택 비아 구조물들(86) 중 각자의 워드 라인 콘택 비아 구조물에 전기적으로 연결된 워드 라인 연결 금속 상호연결 라인들(96), 후면 콘택 비아 구조물들(76)에 전기적으로 연결된 소스 콘택 상호연결 금속 상호연결 라인들(93), 및 역-단차형 유전체 재료 부분(65)을 통해 연장되는 주변 전도성 비아 구조물들(197)(도 16a에 도시됨)에 전기적으로 연결된 주변 금속 상호연결 라인들(97)을 포함한다.
전기 전도성 층들(46)의 서브세트는 각자의 메모리 개구 충전 구조물(58) 내에 위치된 메모리 스택 구조물들(55)을 위한 워드 라인들을 포함한다. 워드 라인들은 메모리 다이 수평 방향 mdhd2를 따라 한 쌍의 후면 트렌치(79)에 의해 측방향으로 경계지어질 수 있다. 후면 트렌치들(79)은 균일한 폭을 갖고서 각각의 메모리 다이(2000) 내의 제1 메모리 다이 수평 방향 mdhd1을 따라 측방향으로 연장될 수 있다. 전기 전도성 층들(46)의 서브세트를 포함하는 워드 라인들은 각각의 메모리 다이(2000) 내의 제2 메모리 다이 수평 방향 mdhd2를 따른 균일한 폭을 갖고서 제1 메모리 다이 수평 방향 mdhd1을 따라 측방향으로 연장될 수 있다. 비트 라인들(98)은 제2 메모리 다이 수평 방향 mdhd2를 따라 측방향으로 연장될 수 있다.
후면 콘택 비아 구조물(76) 및 전기 전도성 층들(46)에서의 금속 재료들은 예시적인 구조물에서, 압축 응력과 같은, 기계적 응력을 생성할 수 있다. 후면 콘택 비아 구조물(76) 및 전기 전도성 층들(46)로부터 생성된 기계적 응력은 주로 후면 콘택 비아 구조물(76) 및 전기 전도성 층들(46)의 길이 방향을 따라 예시적인 구조물의 주변 구조물들에 인가된다. 본 개시의 실시예에 따르면, 후면 콘택 비아 구조물(76) 및 전기 전도성 층들(46)의 길이 방향들을 따른 예시적인 구조물의 뒤틀림의 억제는 후면 콘택 비아 구조물(76) 및 전기 전도성 층들(46)의 길이 방향들을 따른 결정학적 방향이 높은 영률 및 낮은 푸아송비(Poisson's ratio)를 제공하도록 제1 단결정 반도체 기판(9, 10)의 결정학적 배향들을 선택함으로써 달성될 수 있다.
후면 콘택 비아 구조물들(76)은 제1 단결정 반도체 기판(9, 10)의 제1 결정학적 배향들 세트의 제1 <110> 방향인, 제1 메모리 다이 수평 방향 mdhd1을 따라 측방향으로 연장된다. 도 1b에 예시된 레이아웃에서, 각각의 메모리 다이(2000) 내의 제1 메모리 다이 수평 방향 mdhd1은 [110] 방향에 대응하고, 각각의 메모리 다이 내의 제2 메모리 다이 수평 방향 mdhd2는 [1 -1 0] 방향에 대응한다. 도 1c에 예시된 레이아웃에서, 각각의 메모리 다이(2000) 내의 제1 메모리 다이 수평 방향 mdhd1은 [1 -1 0] 방향에 대응하고, 각각의 메모리 다이 내의 제2 메모리 다이 수평 방향 mdhd2는 [110] 방향에 대응한다. 단결정 실리콘 또는 단결정 실리콘-게르마늄 합금과 같은, 단결정 반도체 재료들의 <110> 방향들은 높은 영률로 인해 변형에 저항력이 있다. 예를 들어, <110> 방향들을 따른 실리콘의 영률은 170 GPa인 반면, <100> 방향들을 따른 영률은 129 GPa이다. 또한, <110> 방향들을 따른 실리콘에 대한 푸아송비는 약 0.07인 반면, <100> 방향들을 따른 실리콘에 대한 푸아송비는 약 0.28이다. 따라서, 제1 단결정 반도체 기판(9, 10)의 결정학적 배향들의 <110> 방향을 따른 후면 콘택 비아 구조물(76) 및 전기 전도성 층들(46)의 길이 방향의 정렬은 메모리 다이(2000)의 변형을 최소화한다.
도 14를 참조하면, 메모리측 금속 상호연결 구조물들(168)이 메모리측 유전체 재료 층들(160) 내에 형성될 수 있다. 예시적인 예에서, 메모리측 유전체 재료 층들(160)은 제1 비아 레벨 유전체 층(110), 제2 라인 레벨 유전체 층(120), 제2 비아 레벨 유전체 층(130), 및 금속 패드 구조물 레벨 유전체 층(140)을 포함할 수 있다. 메모리측 금속 상호연결 구조물들(168)은 제1 비아 레벨 유전체 층(110) 내에 형성된 제1 금속 비아 구조물들(108), 제2 라인 레벨 유전체 층(120) 내에 형성된 제2 금속 라인 구조물들(118), 및 제2 비아 레벨 유전체 층(130) 내에 형성된 제2 금속 비아 구조물들(128)을 포함할 수 있다. 금속 패드 구조물 레벨 유전체 층(140) 내에 형성된 금속 패드 구조물들(178)은 제2 금속 비아 구조물들(128) 중 각자의 제2 금속 비아 구조물의 상부 표면과 접촉할 수 있다. 본 개시가 메모리측 유전체 재료 층들(160)이 제1 비아 레벨 유전체 층(110), 제2 라인 레벨 유전체 층(120), 제2 비아 레벨 유전체 층(130), 및 금속 패드 구조물 레벨 유전체 층(140)을 포함하는 예를 사용하여 기술되지만, 메모리측 유전체 재료 층들(160)이 상이한 수 및/또는 상이한 조합들의 유전체 재료 층들을 포함하는 실시예들이 본 명세서에서 명백히 고려된다. 각각의 메모리 다이(2000)는 제1 메모리 요소들의 3차원 어레이를 포함한다. 전기 연결 경로들은 금속 패드 구조물(178)과 연속된 금속 상호연결 구조물 세트{(196, 96, 108, 118, 128), 또는 (198, 98, 108, 118, 128)}의 각각의 조합에 의해 제공될 수 있다.
각각의 메모리 다이(2000)는 3차원 메모리 어레이를 포함할 수 있다. 일 실시예에서, 3차원 메모리 어레이는 모놀리식 3차원 NAND 메모리 어레이를 포함한다. 전기 전도성 층들(46)은 모놀리식 3차원 NAND 메모리 어레이의 각자의 워드 라인을 포함할 수 있거나, 그에 전기적으로 연결될 수 있다. 제1 단결정 반도체 기판(9, 10)은 실리콘 기판을 포함할 수 있다. 수직 NAND 메모리 어레이는 실리콘 기판 위의 모놀리식 3차원 NAND 스트링들의 어레이를 포함할 수 있다. 모놀리식 3차원 NAND 스트링들의 어레이의 제1 디바이스 레벨 내의 (전기 전도성 층(46)의 레벨에 있는 전하 저장 층(54)의 일부분을 포함하는) 적어도 하나의 메모리 셀은 모놀리식 3차원 NAND 스트링들의 어레이의 제2 디바이스 레벨 내의 (다른 전기 전도성 층(46)의 레벨에 있는 전하 저장 층(54)의 다른 부분을 포함하는) 다른 메모리 셀 위에 위치될 수 있다. 실리콘 기판은 그 상에 위치된 메모리 디바이스를 위한 (적어도 하나의 반도체 디바이스(700)의 서브세트를 포함하는) 드라이버 회로를 포함하는 집적 회로를 포함할 수 있다. 전기 전도성 층들(46)은, 예를 들어, 후면 트렌치들(79)의 쌍 사이에서, 제1 단결정 반도체 기판(9, 10)의 상부 표면에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 복수의 제어 게이트 전극들을 포함할 수 있다. 복수의 제어 게이트 전극들은 적어도 제1 디바이스 레벨에 위치된 제1 제어 게이트 전극 및 제2 디바이스 레벨에 위치된 제2 제어 게이트 전극을 포함한다. 모놀리식 3차원 NAND 스트링들의 어레이는 다음을 포함할 수 있다: 복수의 반도체 채널들(59, 11, 60) - 복수의 반도체 채널들(59, 11, 60) 각각의 적어도 하나의 단부 부분(60)은 제1 단결정 반도체 기판(9, 10)의 상부 표면에 실질적으로 수직으로 연장되고, 수직 반도체 채널들(60) 중 각자의 수직 반도체 채널을 포함함 -; 및 (메모리 필름들(50)의 부분들, 즉 전하 저장 층(54)의 부분들을 포함하는) 복수의 전하 저장 요소들. 각각의 전하 저장 요소는 복수의 반도체 채널들(59, 11, 60) 중 각자의 반도체 채널에 인접하게 위치될 수 있다.
3차원 메모리 어레이는 제1 메모리 다이 수평 방향 mdhd1을 따라 측방향으로 연장되는 워드 라인들, 및 제2 메모리 다이 수평 방향 mdhd2를 따라 측방향으로 연장되는 비트 라인들을 포함한다. 제1 단결정 반도체 기판(9, 10)은 제1 결정학적 배향들의 세트로서, 제1 결정학적 배향들의 세트의 <100> 방향이 제1 단결정 반도체 기판(9, 10)의 평면형 상부 표면에 수직이고, 제1 결정학적 배향들의 세트의 제1 <110> 방향이 제1 메모리 다이 수평 방향 mdhd1에 평행하고, 제1 결정학적 배향들의 세트의 제2 <110> 방향이 제2 메모리 다이 수평 방향 mdhd2에 평행이 되게 하는, 상기 제1 결정학적 배향들의 세트를 갖는다. 제1 단결정 반도체 기판(9, 10)의 평면형 상부 표면은 제1 결정학적 배향들의 세트에 대한 {100} 평면에 평행할 수 있다.
3차원 메모리 어레이는 절연 층들(32) 및 전기 전도성 층들(46)의 교번하는 스택들을 포함한다. 교번하는 스택들은 제2 메모리 다이 수평 방향 mdhd2를 따라 측방향으로 이격되고, 전기 전도성 층들(46)은 워드 라인들을 포함한다. 메모리 스택 구조물들(55)은 교번하는 스택들(32, 46) 중 각자의 교번하는 스택을 통해 연장된다. 메모리 스택 구조물들(55) 각각은 각자의 수직 반도체 채널(60), 및 전기 전도성 층들(46)의 레벨들에서 각자의 수직 반도체 채널(60)에 인접하게 위치된 (전하 저장 층(54)의 부분들을 포함하는) 메모리 요소들의 각자의 수직 스택을 포함한다. 교번하는 스택들(32, 46)은 계단 영역에 위치된 단차형 표면들을 포함한다. 교번하는 스택들(32, 46)의 전기 전도성 층들(46) 중 최상부 전기 전도성 층들 이외의 각각의 전기 전도성 층(46)은 전기 전도성 층들(46) 중 위에 놓인 전기 전도성 층보다 더 멀리 측방향으로 연장된다. 워드 라인 콘택 비아 구조물들(86)이 계단 영역에서 전기 전도성 층들(46) 중 각자의 전기 전도성 층과 접촉한다.
각각의 메모리 다이(2000)는 메모리측 유전체 재료 층들(160) 내에 형성되고 3차원 메모리 어레이의 노드들을 제1 본딩 패드로도 지칭되는 금속 패드 구조물(178)에 전기적으로 연결하는 메모리측 금속 상호연결 구조물들(168)을 포함한다.
도 15a 내지 도 15d를 참조하면, 웨이퍼(9000)를 다이싱하기 전의, 복수의 로직 다이(7000)를 포함하는 웨이퍼(9000)가 예시되어 있다. 웨이퍼(9000)는 제2 단결정 반도체 기판(708)을 포함한다. 제2 단결정 반도체 기판(708)은 단결정 반도체 재료 층(709)을 포함할 수 있다. 도 15a는 로직 다이들(7000) 중 하나의 수직 단면도이다. 도 15b는 복수의 로직 다이(7000)를 형성하기 위해 웨이퍼(9000) 상에서 사용될 복수의 노광 필드들(8000)의 레이아웃을 갖는 웨이퍼(9000)를 예시한다. 도 15c는 로직 다이(7000) 내의 전계 효과 트랜지스터들에 대한 제1 예시적인 레이아웃을 예시하고, 도 15d는 로직 다이(7000) 내의 전계 효과 트랜지스터들에 대한 제2 예시적인 레이아웃을 예시한다. 제2 단결정 반도체 기판(708) 상에 로직 다이들(7000)을 형성하기 위한 모든 처리 시퀀스들의 완료 시, 제2 단결정 반도체 기판(708)은 복수의 로직 다이들(7000)을 형성하도록 다이싱될 수 있다.
로직 다이들(7000)은 각자의 직사각형 형상을 갖도록 형성될 수 있다. 구체적으로, 로직 다이들(7000)은 웨이퍼(9000)의 × 방향(즉, 웨이퍼(9000)의 기하학적 중심을 노치에 연결하는 방향에 수직인 수평 방향)에 평행한 한 쌍의 변들, 및 웨이퍼(9000)의 y 방향(즉, 웨이퍼(9000)의 기하학적 중심을 노치에 연결하는 방향)에 평행한 한 쌍의 변들을 갖도록 형성될 수 있다. 이 경우에, 각각의 노광 필드(8000)는 리소그래피 노광 툴에서의 단일 조명 단계 동안 리소그래피 방식으로 노광되는 웨이퍼(9000)의 영역에 대응한다. 로직 다이들(7000)이 리소그래피 노광 및 현상 공정들을 사용하여 제조되는 경우, 각각의 노광 필드(8000)는 단일 로직 다이(7000)의 영역에 대응할 수 있거나, 복수의 로직 다이(7000)의 영역에 대응할 수 있다. 일 실시예에서, 노광 필드들(8000)은 노광 필드들(8000)이 웨이퍼(9000)의 영역 내에 맞는 행들 및 열들로서 배열되도록 직사각형 어레이의 서브세트로서 배열될 수 있다. 직사각형 어레이의 행들 및 열들은 x 방향 및 y 방향을 따라 배열될 수 있다. 각각의 리소그래피 노광 공정 동안, 포토레지스트 층이 웨이퍼(9000) 위에 적용될 수 있고, 각각의 노광 필드(8000)는 순차적으로 리소그래피 방식으로 노광될 수 있다. 모든 노광 필드들(8000)의 리소그래피 노광의 완료 시, 포토레지스트 층은 현상되어 현상된 포토레지스트 층에 패턴을 생성할 수 있다. 에칭 단계, 퇴적 단계, 및/또는 이온 주입 단계와 같은 적합한 처리 단계가 패터닝된 포토레지스트 층을 사용하여 수행될 수 있다. 일반적으로, 퇴적 단계들, 리소그래피 패터닝 단계들, 및 에칭 단계들을 포함하는 일련의 처리 단계들이 로직 다이들(7000)을 형성하는 데 사용될 수 있다.
예시적인 예에서, 각각의 로직 다이(7000)는 제2 단결정 반도체 기판(708)의 각자의 부분을 포함할 수 있다. 얕은 트렌치 격리 구조물들(720)이 제2 단결정 반도체 기판(708) 상에 형성된 반도체 디바이스들(710)로부터의 전기적 격리를 제공하기 위해 제2 단결정 반도체 기판(708)의 상부 부분에 형성될 수 있다. 반도체 디바이스들(710)은, 예를 들어, 각자의 트랜지스터 활성 영역들(742)(즉, 소스 영역들 및 드레인 영역들), 반도체 채널들(746), 및 게이트 구조물들(750)을 포함하는 전계 효과 트랜지스터들을 포함할 수 있다. 전계 효과 트랜지스터들은 CMOS 구성으로 배열될 수 있다. 각각의 게이트 구조물(750)은, 예를 들어, 게이트 유전체(752), 게이트 전극(754), 유전체 게이트 스페이서(756) 및 게이트 캡 유전체(758)를 포함할 수 있다. 반도체 디바이스들(710)은 후속하여 형성될 메모리 구조물의 동작을 지원하기 위한 임의의 반도체 회로를 포함할 수 있으며, 이는 전형적으로 드라이버 회로, 로직 회로, 및/또는 주변 회로로 지칭된다. 본 명세서에서 사용되는 바와 같이, 주변 회로는 워드 라인 디코더 회로, 워드 라인 스위칭 회로, 비트 라인 디코더 회로, 비트 라인 감지 및/또는 스위칭 회로, 전력 공급/분배 회로, 데이터 버퍼 및/또는 래치, 또는 메모리 디바이스를 위한 메모리 어레이 구조물 밖에 구현될 수 있는 임의의 다른 반도체 회로 중 임의의 것, 이들 각각, 또는 이들 전부를 지칭한다. 예를 들어, 반도체 디바이스들은 후속하여 형성될 3차원 메모리 구조물들의 워드 라인들을 전기적으로 바이어싱하기 위한 워드 라인 스위칭 디바이스들을 포함할 수 있다.
각각의 로직 다이(7000)는 제2 단결정 반도체 기판(708) 상에 위치된 (반도체 디바이스들(710)의 서브세트를 포함하는) 주변 회로를 포함할 수 있다. 로직 다이(7000)는 채널 방향, 즉 각자의 전계 효과 트랜지스터의 소스 영역과 드레인 영역을 연결하는 수평 방향을 따라 전류를 흐르게 하도록 구성된 반도체 채널들(746)을 갖는 전계 효과 트랜지스터들을 포함할 수 있다. 제2 단결정 반도체 기판(708)은 단결정일 수 있고, 한 세트의 제2 결정학적 배향, 즉 제2 단결정 반도체 기판(708)의 단결정 반도체 재료에 대한 모든 결정학적 배향들의 세트를 가질 수 있다.
각각의 로직 다이(7000)는 x 방향(즉, 웨이퍼(9000)의 기하학적 중심을 노치에 연결하는 방향에 수직인 수평 방향)에 평행한 한 쌍의 변들, 및 y 방향(즉, 웨이퍼(9000)의 기하학적 중심을 노치에 연결하는 방향)에 평행한 한 쌍의 변들을 포함할 수 있다. x 방향에 평행한 각각의 로직 다이(7000) 내의 방향은 본 명세서에서 제1 로직 다이 수평 방향 ldhd1로 지칭되고, y 방향에 평행한 각각의 로직 다이(7000)에 관한 방향은 본 명세서에서 제2 로직 다이 수평 방향 ldhd2로 지칭된다. 각각의 로직 다이(7000) 내의 채널 방향들은 도 15c에 예시된 바와 같이 제1 로직 다이 수평 방향 ldhd1에 평행할 수 있거나, 도 15d에 예시된 바와 같이 제2 로직 다이 수평 방향에 평행할 수 있다.
본 개시의 실시예에 따르면, 로직 다이들(7000) 내의 전계 효과 트랜지스터들의 채널 방향들은 전계 효과 트랜지스터들의 온-전류가 기계적 응력에 의해 야기되는 로직 다이들(7000)의 변형들에 상관없이 최대화되도록 선택될 수 있다. 일 실시예에서, 제2 결정학적 배향들의 세트의 임의의 <100> 방향 이외의 방향은 제2 단결정 반도체 기판(708)의 평면형 상부 표면에 수직이거나, 제2 결정학적 배향들의 세트의 임의의 <110> 방향 이외의 방향은 채널 방향에 평행하다.
일 실시예에서, 제2 결정학적 배향들의 세트의 임의의 <100> 방향 이외의 방향은 제2 단결정 반도체 기판(708)의 평면형 상부 표면에 수직이다. 이 경우에, 웨이퍼(9000)는 (100) 기판이 아니고, 제2 단결정 반도체 기판(708)의 평면형 상부 표면은 제2 결정학적 배향들의 세트에 대한 {110} 표면, {111} 표면, 또는 {551} 표면에 평행하다. 따라서, 웨이퍼는 (110) 웨이퍼(즉, 평면형 상부 표면으로서 {110} 표면을 갖는 웨이퍼), (111) 웨이퍼(즉, 평면형 상부 표면으로서 {111} 표면을 갖는 웨이퍼), 또는 (551) 웨이퍼(즉, 평면형 상부 표면으로서 {551} 표면을 갖는 웨이퍼)일 수 있다. 채널 방향은 x 방향 또는 y 방향에 평행할 수 있다. 채널 방향은, 예를 들어, 웨이퍼(9000)가 (110) 웨이퍼인 경우 <100> 방향, <110> 방향 또는 <112> 방향일 수 있고, 웨이퍼(9000)가 (111) 웨이퍼 또는 (551) 웨이퍼인 경우 <110> 방향 또는 <112> 방향일 수 있다. 일 실시예에서, 채널 방향은 제2 결정학적 배향들의 세트의 <110> 방향 또는 <112> 방향에 평행하다. 일 실시예에서, 웨이퍼(9000)는 45도(45°) 노치 웨이퍼이다.
일 실시예에서, 제2 결정학적 배향들의 세트의 임의의 <110> 방향 이외의 방향은 채널 방향에 평행하다. 이 경우에, 제2 단결정 반도체 기판(708)의 평면형 상부 표면은 제2 결정학적 배향들의 세트에 대한 {100} 평면에 평행할 수 있거나 평행하지 않을 수 있다. 일 실시예에서, 제2 단결정 반도체 기판(708)의 평면형 상부 표면은 제2 결정학적 배향들의 세트에 대한 {100} 평면에 평행하다. 일 실시예에서, 채널 방향은 제2 결정학적 배향들의 세트로부터 선택된 <100> 방향에 평행할 수 있다.
전하 캐리어 이동도는 단결정 원소 반도체 재료에서 결정학적 배향에 의존적이다. 일반적으로, 전자 이동도는 <100> 및 <110> 방향들을 따라 비슷하고, 정공 이동도는 <100> 방향들을 따라 더 높다. 제2 단결정 반도체 기판(708)의 평면형 상부 표면에 수직인 결정학적 방향 및 채널 방향들에 평행한 결정학적 방향을 포함하는 제2 결정학적 배향들의 세트는 p-형 전계 효과 트랜지스터들 또는 n-형 전계 효과 트랜지스터들에 대해 높은 전자 이동도를 제공하도록 선택될 수 있다.
일 실시예에서, 로직 다이 내의 반도체 디바이스들(710)은 주변 회로를 포함할 수 있다. 주변 회로는 메모리 다이(2000) 내의 (전기 전도성 층들(46)의 서브세트를 포함하는) 워드 라인들을 구동하도록 구성된 워드 라인 드라이버 회로, 메모리 다이(2000) 내의 비트 라인들(98)을 구동하도록 구성된 비트 라인 드라이버 회로, 및 워드 라인 드라이버 회로에 의해 제공되는 바이어스 조건들 하에서 3차원 메모리 어레이 내의 메모리 요소들의 상태들을 감지하도록 구성된 감지 증폭기 회로를 포함할 수 있다.
유전체 재료 층들이 반도체 디바이스들 위에 형성되며, 이는 본 명세서에서 로직측 유전체 재료 층들(760)로 지칭된다. 유전체 라이너(762)(예컨대, 이동 이온들의 확산을 차단하고/하거나 아래에 놓인 구조물들에 적절한 응력을 인가하는 실리콘 질화물 라이너)가 수소, 수분 및/또는 불순물 원자들의 하향 확산을 방지하는 확산 배리어 구조물을 제공하기 위해 로직측 유전체 재료 층들(760) 아래의 전계 효과 트랜지스터들의 상부 표면들 상에 직접 제공될 수 있다. 로직측 유전체 재료 층들(760)로부터 선택된 각각의 유전체 재료 층은 도핑된 실리케이트 유리, 도핑되지 않은 실리케이트 유리, 유기실리케이트 유리, 실리콘 질화물, 실리콘 산질화물, 및 (알루미늄 산화물과 같은) 유전체 금속 산화물들 중 임의의 것을 포함할 수 있다. 일 실시예에서, 로직측 유전체 재료 층들(760)은 3.9의 도핑되지 않은 실리케이트 유리(실리콘 산화물)의 유전 상수를 초과하지 않는 유전 상수를 갖는 유전체 재료 층들을 포함하거나 이들로 본질적으로 이루어질 수 있다.
로직측 유전체 재료 층들(760)은 로직측 금속 상호연결 구조물들(780)에 대한 매트릭스로서 기능한다. 로직측 금속 상호연결 구조물들(780)은 후속하여 형성될 관통 메모리 레벨 콘택 비아 구조물들을 위한 반도체 디바이스들 및 랜딩 패드들의 다양한 노드로의 그리고 그들로부터의 전기적 배선을 제공한다. 로직측 금속 상호연결 구조물들(780)은 다양한 디바이스 콘택 비아 구조물들(782)(예를 들어, 디바이스 또는 게이트 전극 콘택들의 각자의 소스 및 드레인 노드들과 접촉하는 소스 및 드레인 전극들), 중간 하위 레벨 금속 라인 구조물들(784), 하위 레벨 금속 비아 구조물들(786), 및 메모리 다이(2000)의 제1 본딩 패드들(즉, 금속 패드 구조물들(178))과의 본딩을 위해 제2 본딩 패드들로서 기능하도록 구성된 금속 패드 구조물들(788)을 포함할 수 있다. 로직측 금속 상호연결 구조물들(780) 각각은 금속 질화물 라이너 및 금속 충전 구조물을 포함할 수 있다. 금속 패드 구조물들(788)의 상부 표면들 및 로직측 유전체 재료 층들(760)의 최상부 표면은 화학 기계적 평탄화와 같은 평탄화 공정에 의해 평탄화될 수 있다.
선택적으로, 제2 단결정 반도체 기판(708) 및 그 상의 구조물들을 복수의 로직 다이(7000)로 다이싱하기 전에 제2 단결정 반도체 기판(708)은 박화될 수 있다. 선택적으로, 적어도 하나의 관통 기판 비아(TSV) 구조물(712)이 각각의 로직 다이(7000) 내의 제2 단결정 반도체 기판(708)을 통해 형성될 수 있다. 예를 들어, 웨이퍼(9000)는 뒤집혀 배치될 수 있고, 포토레지스트 층이 웨이퍼(9000)의 후면 표면 위에 적용될 수 있고 그를 통한 개구들을 형성하기 위해 리소그래피 방식으로 패터닝될 수 있다. 관통 기판 비아 공동들이 이방성 에칭 공정에 의해 포토레지스트 층 내의 개구들 아래의 제2 단결정 반도체 기판(708)을 통해 형성될 수 있다. 포토레지스트 층은, 예를 들어, 애싱에 의해 제거될 수 있다. 관통 기판 절연 스페이서(711)가 실리콘 산화물 층과 같은 컨포멀 절연 재료 층의 퇴적 및 이방성 에칭에 의해 각각의 관통 기판 비아 공동의 주변부에 형성될 수 있다. 관통 기판 비아 구조물들(712)을 형성하기 위해 관통 기판 비아 공동들의 각각의 나머지 체적 내에 전도성 재료가 퇴적될 수 있다. 관통 기판 절연 스페이서(711)와 관통 기판 비아 구조물의 각각의 조합은 측방향으로 절연된 관통 기판 비아 구조물들(711, 712)을 구성한다.
각각의 로직 다이(7000)는 주변 회로의 노드들에 전기적으로 연결된 제2 본딩 패드들(즉, 금속 패드 구조물들(788))을 포함한다. 각각의 로직 다이(7000)는 로직측 유전체 재료 층들(760) 내에 형성되고 주변 회로의 노드들을 제2 본딩 패드들에 전기적으로 연결하는 로직측 금속 상호연결 구조물들(780)을 포함한다. 복수의 측방향으로 절연된 관통 기판 비아 구조물(711, 712)이 제2 단결정 반도체 기판(708)을 통해 연장될 수 있다. 로직 다이(7000)는 x 방향 또는 y 방향에 평행하고 로직 다이들(7000)의 각각의 이웃하는 쌍 사이에 위치된 다이싱 채널들을 따라 웨이퍼(9000)를 절단함으로써 웨이퍼(9000)로부터 다이싱될 수 있다.
도 16a 및 도 16b를 참조하면, 메모리 다이(2000) 및 로직 다이(7000)가 본딩을 위해 선택될 수 있고, 메모리 다이(2000)의 (금속 패드 구조물들(178)을 포함하는) 각각의 제1 본딩 패드가 (금속 패드 구조물들(788)을 포함하는) 각자의 제2 본딩 패드와 대면하거나 그에 정렬되도록 위치될 수 있다. 메모리 다이(2000)의 수직 방향(z 방향) mdvd는 로직 다이(7000)의 수직 방향 ldvd에 역평행하게 정렬될 수 있다. 본 개시의 실시예에 따르면, 메모리 다이(2000)의 제1 메모리 다이 수평 방향 mdhd1은 로직 다이(7000)의 제1 로직 다이 수평 방향 ldhd1 및 제2 로직 다이 수평 방향 ldhd2 중 하나에 정렬될 수 있고, 메모리 다이(2000)의 제2 메모리 다이 수평 방향 mdhd2는 제1 로직 다이 수평 방향 ldhd1 및 제2 로직 다이 수평 방향 ldhd2 중 다른 것에 정렬될 수 있다. 따라서, 로직 다이(7000) 내의 전계 효과 트랜지스터들의 채널 방향은 제1 메모리 다이 수평 방향 mdhd1 또는 제2 메모리 다이 수평 방향 mdhd2에 평행하다. 역-단차형 유전체 재료 부분(65)을 통해 연장되고 주변 금속 상호연결 라인들(97)과 접촉하는 주변 전도성 비아 구조물들(197)이 명확히 도시되어 있다.
메모리 다이(2000) 및 로직 다이(7000)는 본딩된 어셈블리를 형성하도록 후속하여 본딩된다. 메모리 다이(2000)의 (금속 패드 구조물들(178)을 포함하는) 각각의 제1 본딩 패드는 (금속 패드 구조물들(788)을 포함하는) 각자의 제2 본딩 패드에 본딩된다. 일 실시예에서, 구리-대-구리 본딩과 같은 금속-대-금속 본딩이 제1 본딩 패드들을 제2 본딩 패드들에 직접 본딩하는 데 사용될 수 있다. 다른 실시예에서, (솔더 볼들과 같은) 솔더 재료 부분들의 어레이가 제1 본딩 패드들을 제2 본딩 패드들에 본딩하는 데 사용될 수 있다.
일 실시예에서, 메모리 다이(2000)는 제1 메모리 다이 수평 방향 mdhd1에 평행한 한 쌍의 제1 메모리 다이 측벽 및 제2 메모리 다이 수평 방향 mdhd2에 평행한 한 쌍의 제2 메모리 다이 측벽을 포함한다. 로직 다이(7000)는 채널 방향에 평행하거나 수직인 한 쌍의 제1 로직 다이 측벽 및 채널 방향에 수직이거나 평행한 한 쌍의 제2 로직 다이 측벽을 포함한다. 로직 다이(7000) 및 메모리 다이(2000)는 한 쌍의 제1 메모리 다이 측벽이 한 쌍의 제1 로직 다이 측벽에 평행하고 한 쌍의 제2 메모리 다이 측벽이 한 쌍의 제2 로직 다이 측벽들에 평행하도록 본딩될 수 있다. 로직 다이(7000)의 채널 방향은 제1 메모리 다이 수평 방향에 또는 제2 메모리 다이 수평 방향에 평행하다.
따라서, 일 실시예에서, 본딩된 어셈블리를 형성하기 위한 방법은 0도 노치 단결정 실리콘 웨이퍼(4000) 상에 위치된 3차원 메모리 어레이를 포함하는 적어도 하나의 메모리 다이(2000)를 제공하는 단계, 45도 노치 단결정 실리콘 웨이퍼(9000) 상에 위치된 주변 회로를 포함하는 적어도 하나의 로직 다이(7000)를 제공하는 단계, 및 적어도 하나의 로직 다이(7000)를 적어도 하나의 메모리 다이(2000)에 본딩하는 단계를 포함한다.
일 실시예에서, 본딩 단계는 0도 노치 단결정 실리콘 웨이퍼(4000) 및/또는 45도 노치 단결정 실리콘 웨이퍼(9000) 중 하나 및/또는 둘 모두가 복수의 메모리 다이(2000) 및 로직 다이(7000)를 형성하도록 다이싱된 후에 수행될 수 있으며, 뒤이어 적어도 하나의 메모리 다이(2000)를 적어도 하나의 로직 다이(7000)에 본딩하여 본딩된 어셈블리를 형성한다.
대안적으로, 본딩 단계는 0도 노치 단결정 실리콘 웨이퍼(4000) 및/또는 45도 노치 단결정 실리콘 웨이퍼(9000) 중 하나 및/또는 둘 모두가 본딩된 어셈블리를 형성하도록 다이싱되기 전에 수행될 수 있으며, 뒤이어 0도 노치 단결정 실리콘 웨이퍼(4000) 및/또는 45도 노치 단결정 실리콘 웨이퍼(9000) 중 하나 및/또는 둘 모두를 다이싱하여 하나 이상의 각자의 다이싱된 로직 다이(7000)에 본딩된 복수의 다이싱된 메모리 다이(2000)를 형성한다.
도 17을 참조하면, 벌크 반도체 기판 부분(9)은, 예를 들어, 그라인딩에 의해, 메모리 다이(2000)의 후면으로부터 제거될 수 있다. 반도체 재료 층(10)은 벌크 반도체 기판 부분(9)의 제거 후에 메모리 다이(2000)의 후면 상에 남는다. 반도체 재료 층(10)의 두께는 2 마이크로미터 내지 100 마이크로미터의 범위일 수 있다.
도 18을 참조하면, 후면 절연 층(930)이 선택적으로 반도체 재료 층(10)의 물리적으로 노출된 표면 상에 형성될 수 있다. 후면 절연 층(930)은 실리콘 산화물 및/또는 실리콘 질화물과 같은 유전체 재료를 포함하며, 100 nm 내지 500 nm의 범위의 두께를 가질 수 있지만, 더 작은 그리고 더 큰 두께들이 또한 사용될 수 있다.
선택적으로, 적어도 하나의 관통 기판 비아(TSV) 구조물(912)이 메모리 다이(2000)의 반도체 재료 층(10)을 통해 형성될 수 있다. 후면 절연 층(930) 위에 패터닝된 포토레지스트 층을 형성함으로써 그리고 이방성 에칭 공정을 수행함으로써 관통 기판 비아 공동들이 반도체 재료 층(10)을 통해 형성될 수 있다. 포토레지스트 층은, 예를 들어, 애싱에 의해 제거될 수 있다. 관통 기판 절연 스페이서(911)가 실리콘 산화물 층과 같은 컨포멀 절연 재료 층의 퇴적 및 이방성 에칭에 의해 각각의 관통 기판 비아 공동의 주변부에 형성될 수 있다. 관통 기판 비아 구조물들(912)을 형성하기 위해 관통 기판 비아 공동들의 각각의 나머지 체적 내에 전도성 재료가 퇴적될 수 있다. 관통 기판 비아 구조물들(912)은 역-단차형 유전체 재료 부분(65)과 반도체 재료 층(10) 사이의 계면에 위치된 주변 전도성 비아 구조물들(197) 중 각자의 주변 전도성 비아 구조물의 단부 표면 상에 형성될 수 있다. 관통 기판 절연 스페이서(911)와 관통 기판 비아 구조물의 각각의 조합은 측방향으로 절연된 관통 기판 비아 구조물들(911, 912)을 구성한다. 외부 본딩 패드(16)가 반도체 재료 층(10)을 통해 측방향으로 절연된 관통 기판 비아 구조물들(911, 912) 각각 상에 그리고/또는 제2 단결정 반도체 기판(708)을 통해 측방향으로 절연된 관통 기판 비아 구조물들(911, 912) 각각 상에 형성될 수 있다.
모든 도면들을 참조하면 그리고 본 개시의 다양한 실시예들에 따르면, 본딩된 어셈블리가 제공되며, 이 본딩된 어셈블리는 (반도체 재료 층(10)을 포함할 수 있는) 제1 단결정 반도체 기판 상에 위치된 3차원 메모리 어레이를 포함하는 메모리 다이(2000); 및 제2 단결정 반도체 기판(708) 상에 위치되고 메모리 다이(2000)에 본딩된 주변 회로를 포함하는 로직 다이(7000)를 포함하며, 3차원 메모리 어레이는 (제1 메모리 디바이스 수평 방향 mdhd1과 같은) 제1 수평 방향을 따라 측방향으로 연장되는 (전기 전도성 층들(46)을 포함하는) 워드 라인들 및 (제2 메모리 디바이스 수평 방향 mdhd2와 같은) 제2 수평 방향을 따라 측방향으로 연장되는 비트 라인들(98)을 포함하고; 로직 다이(7000)는 제1 수평 방향 및 제2 수평 방향으로부터 선택된 채널 방향을 따라 전류를 흐르게 하도록 구성된 반도체 채널들을 갖는 전계 효과 트랜지스터들을 포함하고; 제1 단결정 반도체 기판은 제1 결정학적 배향들의 세트로서, 제1 결정학적 배향들의 세트의 <100> 방향이 수직 방향에 평행하고, 제1 결정학적 배향들의 세트의 제1 <110> 방향이 제1 수평 방향에 평행하고, 제1 결정학적 배향들의 세트의 제2 <110> 방향이 제2 수평 방향에 평행이 되게 하는, 상기 제1 결정학적 배향들의 세트를 갖고; 제2 단결정 반도체 기판(708)은 제2 결정학적 배향들의 세트로서, 제2 결정학적 배향들의 세트의 임의의 <100> 방향 이외의 방향이 수직 방향에 평행하거나, 제2 결정학적 배향들의 세트의 임의의 <110> 방향 이외의 방향이 제1 수평 방향 및 제2 수평 방향 중 하나에 평행이 되게 하는, 상기 제2 결정학적 배향들의 세트를 갖는다.
일 실시예에서, 메모리 다이(2000)는 제1 수평 방향에 평행한 한 쌍의 제1 메모리 다이 측벽들 및 제2 수평 방향에 평행한 한 쌍의 제2 메모리 다이 측벽들을 포함하고; 로직 다이는 제1 수평 방향에 평행한 한 쌍의 제1 로직 다이 측벽들 및 제2 수평 방향에 평행한 한 쌍의 제2 로직 다이 측벽들을 포함한다.
일 실시예에서, 제1 단결정 반도체 기판은 제1 결정학적 배향들의 세트에 대한 {100} 평면에 평행한 제1 평면형 상부 표면 및 제1 평면형 저부 표면을 포함한다.
일 실시예에서, 제2 단결정 반도체 기판(708)은 제2 결정학적 배향들의 세트에 대한 {100} 평면에 평행한 제2 평면형 상부 표면 및 제2 평면형 저부 표면을 포함한다. 일 실시예에서, 채널 방향은 제2 결정학적 배향들의 세트로부터 선택된 <100> 방향에 평행하다.
일 실시예에서, 제2 단결정 반도체 기판은 제2 결정학적 배향들의 세트에 대한 {110} 표면, {111} 표면, 또는 {551} 표면에 평행한 제2 평면형 상부 표면 및 제2 평면형 저부 표면을 포함한다. 일 실시예에서, 채널 방향은 제2 결정학적 배향들의 세트의 <110> 방향 또는 <112> 방향에 평행하다.
일 실시예에서, 주변 회로는 메모리 다이 내의 워드 라인들을 구동하도록 구성된 워드 라인 드라이버 회로; 메모리 다이 내의 비트 라인들을 구동하도록 구성되는 비트 라인 드라이버 회로; 및 워드 라인 드라이버 회로에 의해 제공되는 바이어스 조건들 하에서 3차원 메모리 어레이 내의 메모리 요소들의 상태들을 감지하도록 구성된 감지 증폭기 회로를 포함한다.
일 실시예에서, 메모리 다이(2000)는 절연 층들(32) 및 전기 전도성 층들(46)의 교번하는 스택들 - 교번하는 스택들(32, 46)은 제2 수평 방향을 따라 측방향으로 이격되고, 전기 전도성 층들(46)은 워드 라인들을 포함함 -; 및 교번하는 스택들(32, 46) 중 각자의 교번하는 스택을 통해 연장되는 메모리 스택 구조물들(55) - 메모리 스택 구조물들(55) 각각은 각자의 수직 반도체 채널(60) 및 전기 전도성 층들(46)의 레벨들에서 각자의 수직 반도체 채널(60)에 인접하게 위치된 메모리 요소들의 각자의 수직 스택을 포함함 - 을 포함한다.
일 실시예에서, 교번하는 스택들(32, 46)은 계단 영역에 위치된 단차형 표면들을 포함하고, 교번하는 스택들(32, 46)의 전기 전도성 층들(46) 중 최상부 전기 전도성 층들 이외의 각각의 전기 전도성 층(46)은 전기 전도성 층들(46) 중 위에 있는 전기 전도성 층보다 더 멀리 측방향으로 연장되며; 워드 라인 콘택 비아 구조물들(86)이 계단 영역에서 전기 전도성 층들(46) 중 각자의 전기 전도성 층과 접촉한다.
일 실시예에서, 메모리 다이(2000)는 3차원 메모리 어레이의 노드들에 전기적으로 연결된 (금속 패드 구조물들(178)을 포함하는) 제1 본딩 패드들을 포함하고; 로직 다이는 주변 회로의 노드들에 전기적으로 연결된 (금속 패드 구조물들(788)을 포함하는) 제2 본딩 패드들을 포함하고; 제1 본딩 패드들은 제2 본딩 패드들에 본딩된다.
일 실시예에서, 메모리 다이(2000)는 메모리측 유전체 재료 층들(160) 내에 형성되고 3차원 메모리 어레이의 노드들을 제1 본딩 패드들에 전기적으로 연결하는 메모리측 금속 상호연결 구조물들(168)을 포함하고; 로직 다이(7000)는 로직측 유전체 재료 층들(760) 내에 형성되고 주변 회로의 노드들을 제2 본딩 패드들에 전기적으로 연결하는 로직측 금속 상호연결 구조물들(780)을 포함하고; 본딩된 어셈블리는 제1 단결정 반도체 기판 및 제2 단결정 반도체 기판(708) 중 하나를 통해 연장되는 복수의 측방향으로 절연된 관통 기판 비아 구조물{(711, 712), (911, 912)}을 포함한다.
본딩된 어셈블리 내의 메모리 다이(2000)는 3차원 메모리 디바이스를 포함할 수 있다. 일 실시예에서, 3차원 메모리 디바이스는 모놀리식 3차원 NAND 메모리 디바이스를 포함한다. 전기 전도성 층들(46)은 모놀리식 3차원 NAND 메모리 디바이스의 각자의 워드 라인을 포함할 수 있거나, 그에 전기적으로 연결될 수 있다. 제1 단결정 반도체 기판(9, 10)은 실리콘 기판을 포함할 수 있다. 수직 NAND 메모리 디바이스는 실리콘 기판 위의 모놀리식 3차원 NAND 스트링들의 어레이를 포함할 수 있다. 모놀리식 3차원 NAND 스트링들의 어레이의 제1 디바이스 레벨 내의 (전기 전도성 층(46)의 레벨에 있는 전하 저장 층(54)의 일부분을 포함하는) 적어도 하나의 메모리 셀은 모놀리식 3차원 NAND 스트링들의 어레이의 제2 디바이스 레벨 내의 (다른 전기 전도성 층(46)의 레벨에 있는 전하 저장 층(54)의 다른 부분을 포함하는) 다른 메모리 셀 위에 위치될 수 있다. 실리콘 기판은 그 상에 위치된 메모리 디바이스를 위한 (적어도 하나의 반도체 디바이스(700)의 서브세트를 포함하는) 드라이버 회로를 포함하는 집적 회로를 포함할 수 있다. 전기 전도성 층들(46)은, 예를 들어, 후면 트렌치들(79)의 쌍 사이에서, 제1 단결정 반도체 기판(9, 10)의 상부 표면에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 복수의 제어 게이트 전극들을 포함할 수 있다. 복수의 제어 게이트 전극들은 적어도 제1 디바이스 레벨에 위치된 제1 제어 게이트 전극 및 제2 디바이스 레벨에 위치된 제2 제어 게이트 전극을 포함한다. 모놀리식 3차원 NAND 스트링들의 어레이는 다음을 포함할 수 있다: 복수의 반도체 채널들(59, 11, 60) - 복수의 반도체 채널들(59, 11, 60) 각각의 적어도 하나의 단부 부분(60)은 제1 단결정 반도체 기판(9, 10)의 상부 표면에 실질적으로 수직으로 연장되고, 수직 반도체 채널들(60) 중 각자의 수직 반도체 채널을 포함함 -; 및 (메모리 필름들(50)의 부분들, 즉 전하 저장 층(54)의 부분들을 포함하는) 복수의 전하 저장 요소들. 각각의 전하 저장 요소는 복수의 반도체 채널들(59, 11, 60) 중 각자의 반도체 채널에 인접하게 위치될 수 있다.
메모리 다이(2000)의 측벽 방향들에 대한 그리고 로직 다이(7000)의 측벽 방향들에 대한 상이한 결정학적 방향들의 선택은 메모리 다이(2000)의 뒤틀림의 억제, 및 로직 다이(7000) 및 메모리 다이(2000)를 포함하는 본딩된 어셈블리 내의 로직 다이(7000) 내의 전계 효과 트랜지스터들의 성능 향상을 제공한다. 메모리 다이(2000)의 변형에 있어서의 감소는 로직 다이(7000)에 대한 메모리 다이(2000)의 본딩을 용이하게 하고, 메모리 다이(2000) 내의 3차원 메모리 어레이를 위한 주변 회로로서의, 로직 다이(7000) 내의 고성능 전계 효과 트랜지스터들의 이용을 제공한다.
다양한 실시예 구조물들 및 실시예 구조물들을 제조하기 위한 방법들은 개선된 성능 및 개선된 웨이퍼 휨 특성들을 갖는 메모리 다이들에 본딩된 로직 다이들을 포함하는 본딩된 어셈블리들을 제공한다.
전술한 내용이 특정한 바람직한 실시예들을 언급하지만, 본 개시는 그렇게 제한되지 않는다는 것이 이해될 것이다. 다양한 수정들이 개시된 실시예들에 대해 이루어질 수 있고 그러한 수정들은 본 개시의 범위 내에 있도록 의도된다는 것이 당업자에게 떠오를 것이다. 서로의 대안이 아닌 모든 실시예들 사이에서 호환성이 추정된다. 단어 "포함한다" 또는 "포괄한다"는, 명시적으로 달리 언급되지 않는 한, 단어 "~로 본질적으로 이루어진다" 또는 단어 "~로 이루어진다"가 단어 "포함하다" 또는 "포괄한다"를 대체하는 모든 실시예들을 고려한다. 특정한 구조 및/또는 구성을 사용하는 실시예가 본 개시에 예시되는 경우, 본 개시는 기능적으로 등가인 임의의 다른 호환가능한 구조들 및/또는 구성들로 실시될 수 있다 - 그러한 대체가 명백히 금지되거나 달리 당업자에게 불가능한 것으로 알려져 있지 않다면 - 는 것이 이해된다. 본 명세서에서 인용된 모든 간행물, 특허 출원 및 특허는 전체적으로 본 명세서에 참고로 포함된다.

Claims (20)

  1. 본딩된 어셈블리로서,
    제1 단결정 반도체 기판 상에 위치된 3차원 메모리 어레이를 포함하는 메모리 다이; 및
    상기 메모리 다이에 본딩되고, 제2 단결정 반도체 기판 상에 위치된 주변 회로를 포함하는 로직 다이를 포함하며,
    상기 3차원 메모리 어레이는 제1 수평 방향을 따라 측방향으로 연장되는 워드 라인들 및 제2 수평 방향을 따라 측방향으로 연장되는 비트 라인들을 포함하고,
    상기 로직 다이는 상기 제1 수평 방향 또는 상기 제2 수평 방향으로부터 선택된 채널 방향을 따라 전류를 흐르게 하도록 구성된 반도체 채널들을 갖는 전계 효과 트랜지스터들을 포함하고,
    상기 제1 단결정 반도체 기판은 제1 결정학적 배향들의 세트로서, 상기 제1 결정학적 배향들의 세트의 <100> 방향이 수직 방향에 평행하고, 상기 제1 결정학적 배향들의 세트의 제1 <110> 방향이 상기 제1 수평 방향에 평행하고, 상기 제1 결정학적 배향들의 세트의 제2 <110> 방향이 상기 제2 수평 방향에 평행이 되게 하는, 상기 제1 결정학적 배향들의 세트를 갖고,
    상기 제2 단결정 반도체 기판은 제2 결정학적 배향들의 세트로서, 상기 제2 결정학적 배향들의 세트의 임의의 <100> 방향 이외의 방향이 상기 수직 방향에 평행하거나, 상기 제2 결정학적 배향들의 세트의 임의의 <110> 방향 이외의 방향이 상기 제1 수평 방향 및 상기 제2 수평 방향 중 하나에 평행이 되게 하는, 상기 제2 결정학적 배향들의 세트를 갖는, 본딩된 어셈블리.
  2. 제1항에 있어서,
    상기 메모리 다이는 상기 제1 수평 방향에 평행한 한 쌍의 제1 메모리 다이 측벽들 및 상기 제2 수평 방향에 평행한 한 쌍의 제2 메모리 다이 측벽들을 포함하고,
    상기 로직 다이는 상기 제1 수평 방향에 평행한 한 쌍의 제1 로직 다이 측벽들 및 상기 제2 수평 방향에 평행한 한 쌍의 제2 로직 다이 측벽들을 포함하는, 본딩된 어셈블리.
  3. 제1항에 있어서, 상기 제1 단결정 반도체 기판은 상기 제1 결정학적 배향들의 세트에 대한 {100} 평면에 평행한 제1 평면형 상부 표면 및 제1 평면형 저부 표면을 포함하는, 본딩된 어셈블리.
  4. 제3항에 있어서, 상기 제2 단결정 반도체 기판은 상기 제2 결정학적 배향들의 세트에 대한 {100} 평면에 평행한 제2 평면형 상부 표면 및 제2 평면형 저부 표면을 포함하는, 본딩된 어셈블리.
  5. 제4항에 있어서, 상기 채널 방향은 상기 제2 결정학적 배향들의 세트로부터 선택된 <100> 방향에 평행한, 본딩된 어셈블리.
  6. 제3항에 있어서, 상기 제2 단결정 반도체 기판은 상기 제2 결정학적 배향들의 세트에 대한 {110} 표면, {111} 표면, 또는 {551} 표면에 평행한 제2 평면형 상부 표면 및 제2 평면형 저부 표면을 포함하는, 본딩된 어셈블리.
  7. 제6항에 있어서, 상기 채널 방향은 상기 제2 결정학적 배향들의 세트의 <110> 방향 또는 <112> 방향에 평행한, 본딩된 어셈블리.
  8. 제1항에 있어서, 상기 주변 회로는,
    상기 메모리 다이 내의 상기 워드 라인들을 구동하도록 구성된 워드 라인 드라이버 회로,
    상기 메모리 다이 내의 상기 비트 라인들을 구동하도록 구성된 비트 라인 드라이버 회로, 및
    상기 워드 라인 드라이버 회로에 의해 제공되는 바이어스 조건들 하에서 상기 3차원 메모리 어레이 내의 메모리 요소들의 상태들을 감지하도록 구성된 감지 증폭기 회로를 포함하는, 본딩된 어셈블리.
  9. 제1항에 있어서, 상기 메모리 다이는,
    절연 층들 및 전기 전도성 층들의 교번하는 스택들 - 상기 교번하는 스택들은 상기 제2 수평 방향을 따라 측방향으로 이격되고, 상기 전기 전도성 층들은 상기 워드 라인들을 포함함 -, 및
    상기 교번하는 스택들 중 각자의 교번하는 스택을 통해 연장되는 메모리 스택 구조물들 - 상기 메모리 스택 구조물들 각각은 각자의 수직 반도체 채널 및 상기 전기 전도성 층들의 레벨들에서 상기 각자의 수직 반도체 채널에 인접하게 위치된 메모리 요소들의 각자의 수직 스택을 포함함 - 을 포함하는, 본딩된 어셈블리.
  10. 제9항에 있어서,
    상기 교번하는 스택들은 계단 영역에 위치된 단차형 표면들을 포함하고, 상기 교번하는 스택들의 상기 전기 전도성 층들 중 최상부 전기 전도성 층들 이외의 각각의 전기 전도성 층은 상기 전기 전도성 층들 중 위에 놓인 전기 전도성 층보다 더 멀리 측방향으로 연장되고,
    워드 라인 콘택 비아 구조물들이 상기 계단 영역에서 상기 전기 전도성 층들 중 각자의 전기 전도성 층과 접촉하는, 본딩된 어셈블리.
  11. 제1항에 있어서,
    상기 메모리 다이는 상기 3차원 메모리 어레이의 노드들에 전기적으로 연결된 제1 본딩 패드들을 포함하고,
    상기 로직 다이는 상기 주변 회로의 노드들에 전기적으로 연결된 제2 본딩 패드들을 포함하고,
    상기 제1 본딩 패드들은 상기 제2 본딩 패드들에 본딩되는, 본딩된 어셈블리.
  12. 제11항에 있어서,
    상기 메모리 다이는 메모리측 유전체 재료 층들 내에 형성되고 상기 3차원 메모리 어레이의 상기 노드들을 상기 제1 본딩 패드들에 전기적으로 연결하는 메모리측 금속 상호연결 구조물들을 포함하고,
    상기 로직 다이는 로직측 유전체 재료 층들 내에 형성되고 상기 주변 회로의 상기 노드들을 상기 제2 본딩 패드들에 전기적으로 연결하는 로직측 금속 상호연결 구조물들을 포함하고,
    상기 본딩된 어셈블리는 상기 제1 단결정 반도체 기판 및 상기 제2 단결정 반도체 기판 중 하나를 통해 연장되는 복수의 측방향으로 절연된 관통 기판 비아 구조물들을 포함하는, 본딩된 어셈블리.
  13. 본딩된 어셈블리를 형성하기 위한 방법으로서,
    제1 단결정 반도체 기판 상에 위치된 3차원 메모리 어레이를 포함하는 메모리 다이를 제공하는 단계 - 상기 3차원 메모리 어레이는 제1 메모리 다이 수평 방향을 따라 측방향으로 연장되는 워드 라인들 및 제2 메모리 다이 수평 방향을 따라 측방향으로 연장되는 비트 라인들을 포함하고, 상기 제1 단결정 반도체 기판은 제1 결정학적 배향들의 세트로서, 상기 제1 결정학적 배향들의 세트의 <100> 방향이 상기 제1 단결정 반도체 기판의 평면형 상부 표면에 수직이고, 상기 제1 결정학적 배향들의 세트의 제1 <110> 방향이 상기 제1 메모리 다이 수평 방향에 평행하고, 상기 제1 결정학적 배향들의 세트의 제2 <110> 방향이 상기 제2 메모리 다이 수평 방향에 평행이 되게 하는, 상기 제1 결정학적 배향들의 세트를 가짐 -;
    제2 단결정 반도체 기판 상에 위치된 주변 회로를 포함하는 로직 다이를 제공하는 단계 - 상기 로직 다이는 채널 방향을 따라 전류를 흐르게 하도록 구성된 반도체 채널들을 갖는 전계 효과 트랜지스터들을 포함하고, 상기 제2 단결정 반도체 기판은 제2 결정학적 배향들의 세트로서, 상기 제2 결정학적 배향들의 세트의 임의의 <100> 방향 이외의 방향이 상기 제2 단결정 반도체 기판의 평면형 상부 표면에 수직이거나, 상기 제2 결정학적 배향들의 세트의 임의의 <110> 방향 이외의 방향이 상기 채널 방향에 평행이 되게 하는, 상기 제2 결정학적 배향들의 세트를 가짐 -; 및
    상기 로직 다이의 상기 채널 방향이 상기 제1 메모리 다이 수평 방향에 또는 상기 제2 메모리 다이 수평 방향에 평행하도록 상기 로직 다이를 상기 메모리 다이에 본딩하는 단계를 포함하는, 방법.
  14. 제13항에 있어서,
    상기 메모리 다이는 상기 제1 메모리 다이 수평 방향에 평행한 한 쌍의 제1 메모리 다이 측벽들 및 상기 제2 메모리 다이 수평 방향에 평행한 한 쌍의 제2 메모리 다이 측벽들을 포함하고,
    상기 로직 다이는 상기 채널 방향에 평행하거나 수직인 한 쌍의 제1 로직 다이 측벽들 및 상기 채널 방향에 수직이거나 평행한 한 쌍의 제2 로직 다이 측벽들을 포함하고,
    상기 로직 다이 및 상기 메모리 다이는 상기 한 쌍의 제1 메모리 다이 측벽들이 상기 한 쌍의 제1 로직 다이 측벽들에 평행하고 상기 한 쌍의 제2 메모리 다이 측벽들이 상기 한 쌍의 제2 로직 다이 측벽들에 평행하도록 본딩되는, 방법.
  15. 제13항에 있어서, 상기 제1 단결정 반도체 기판의 상기 평면형 상부 표면은 상기 제1 결정학적 배향들의 세트에 대한 {100} 평면에 평행한, 방법.
  16. 제15항에 있어서, 상기 제2 단결정 반도체 기판의 상기 평면형 상부 표면은 상기 제2 결정학적 배향들의 세트에 대한 {100} 평면에 평행한, 방법.
  17. 제16항에 있어서, 상기 채널 방향은 상기 제2 결정학적 배향들의 세트로부터 선택된 <100> 방향에 평행한, 방법.
  18. 제15항에 있어서,
    상기 제2 단결정 반도체 기판의 상기 평면형 상부 표면은 상기 제2 결정학적 배향들의 세트에 대한 {110} 표면, {111} 표면, 또는 {551} 표면에 평행하고,
    상기 채널 방향은 상기 제2 결정학적 배향들의 세트의 <110> 방향 또는 <112> 방향에 평행한, 방법.
  19. 제13항에 있어서, 상기 주변 회로는,
    상기 메모리 다이 내의 상기 워드 라인들을 구동하도록 구성된 워드 라인 드라이버 회로,
    상기 메모리 다이 내의 상기 비트 라인들을 구동하도록 구성된 비트 라인 드라이버 회로, 및
    상기 워드 라인 드라이버 회로에 의해 제공되는 바이어스 조건들 하에서 상기 3차원 메모리 어레이 내의 메모리 요소들의 상태들을 감지하도록 구성된 감지 증폭기 회로를 포함하는, 방법.
  20. 본딩된 어셈블리를 형성하기 위한 방법으로서,
    0도 노치 단결정 실리콘 웨이퍼 상에 위치된 3차원 메모리 어레이를 포함하는 적어도 하나의 메모리 다이를 제공하는 단계;
    45도 노치 단결정 실리콘 웨이퍼 상에 위치된 주변 회로를 포함하는 적어도 하나의 로직 다이를 제공하는 단계; 및
    상기 적어도 하나의 로직 다이를 상기 적어도 하나의 메모리 다이에 본딩하는 단계를 포함하는, 방법.
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