CN103854997A - 一种穿通型igbt及其制作方法 - Google Patents

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朱阳军
胡爱斌
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Abstract

本发明公开了一种穿通型IGBT及其制作方法，包括：提供半导体衬底，所述半导体衬底包括基片，形成于所述基片表面的缓冲层以及形成于所述缓冲层表面的漂移区；对所述半导体衬底形成有漂移区的一侧进行第一次减薄；第一次减薄完成后，在所述半导体衬底形成有漂移区的一侧形成正面结构；对所述半导体衬底背离所述漂移区的一侧进行第二次减薄，直至去除部分缓冲层；第二次减薄完成后，在所述半导体衬底形成有缓冲层的一侧形成集电区；在所述集电区表面形成金属电极。利用本发明提供的穿通型IGBT的制作方法，降低了穿通型IGBT器件的制作难度，特别是降低了厚度较薄的中低压穿通型IGBT的制作难度。

Description

一种穿通型IGBT及其制作方法
技术领域
本发明属于半导体器件领域，尤其涉及一种穿通型IGBT及其制作方法。
背景技术
现代高压半导体器件IGBT作为第三代电力电子产品，电压等级覆盖600V~6500V，并且由于其工作频率高、开关速度快、控制效率高等优点，广泛应用于家用电器、工业变频、智能电网、轨道交通和电动汽车等领域。
IGBT分为非穿通型和穿通型两种，如图1所示，非穿通型IGBT包括：漂移区；
正面结构，所述正面结构形成于所述漂移区正面，包括发射区和基区，以及对应的发射极和栅极；
背面结构，所述背面结构形成于所述漂移区背面，包括集电区及其表面金属电极。
由图1可知，非穿通型IGBT的漂移区和集电区直接相连，而相较于非穿通型IGBT，穿通型IGBT在漂移区和集电区之间存在缓冲层。在漂移区和集电区之间存在缓冲层的穿通型IGBT可以在保证耐压的前提下，减少漂移区的厚度，并控制IGBT背表面的空穴注入效率，从而改善IGBT性能。故，穿通型IGBT得到了越来越广泛的应用。
但是，现有技术中制作穿通型IGBT的方法，难度较大。
发明内容
有鉴于此，本发明提供一种穿通型IGBT及其制作方法，此种制作方法降低了穿通型IGBT的制作难度。
为实现上述目的，本发明实施例提供了如下技术方案：
一种穿通型IGBT的制作方法，包括：提供半导体衬底，所述半导体衬底包括基片，形成于所述基片表面的缓冲层以及形成于所述缓冲层表面的漂移区；对所述半导体衬底形成有漂移区的一侧进行第一次减薄；第一次减薄完成后，在所述半导体衬底形成有漂移区的一侧形成正面结构；对所述半导体衬底背离所述漂移区的一侧进行第二次减薄，直至去除部分缓冲层；第二次减薄完成后，在所述半导体衬底形成有缓冲层的一侧形成集电区；在所述集电区表面形成金属电极。
优选的，所述半导体衬底的制作步骤包括：制备单晶片，作为漂移区；在所述的漂移区背表面外延形成缓冲层，并抛光所述缓冲层的表面；制备基片，并抛光所述基片的表面；通过所述基片已抛光的表面和所述缓冲层的表面，将所述基片与所述缓冲层键合，形成半导体衬底。
优选的，所述单晶片的制作方法包括直拉法或者区熔法。
优选的，所述缓冲层的厚度在5μm~30μm范围内。
优选的，所述基片的制作方法包括直拉法或者区熔法。
优选的，所述第一次减薄和所述第二次减薄采用的工艺包括研磨工艺或者刻蚀工艺。
优选的，所述集电区的制作方法包括扩散工艺或者离子注入工艺。
优选的，对所述半导体衬底形成有漂移区的一侧进行第一次减薄包括：对所述半导体衬底形成有漂移区的一侧进行第一次减薄，使漂移区达到第一预设厚度。
优选的，所述穿通型IGBT的工作电压为600V时，所述第一预设厚度在55μm~95μm范围内。
优选的，所述穿通型IGBT的工作电压为1200V时，所述第一预设厚度在110μm~200μm范围内。
优选的，所述穿通型IGBT的工作电压为1700V时，所述第一预设厚度在170μm~260μm范围内。
优选的，对所述半导体衬底背离所述漂移区的一侧进行第二次减薄，直至去除部分缓冲层包括：对所述半导体衬底背离所述漂移区的一侧进行第二次减薄，使缓冲层达到第二预设厚度。
优选的，所述第二预设厚度在0.3μm~20μm范围内。
一种采用权利要求1-13任一项所述制作方法形成的穿通型IGBT，包括：半导体衬底，所述半导体衬底包括缓冲层以及位于所述缓冲层表面的漂移区；形成于所述半导体衬底形成有漂移区的一侧的正面结构；形成于所述半导体衬底形成有缓冲层的一侧的集电区；形成于所述集电区表面的金属电极。
优选的，所述穿通型IGBT的工作电压为600V时，所述漂移区的电阻率在20ohm.cm~30ohm.cm范围内。
优选的，所述穿通型IGBT的工作电压为1200V时，所述漂移区的电阻率在40ohm.cm~95ohm.cm范围内。
优选的，所述穿通型IGBT的工作电压为1700V时，所述漂移区的电阻率在80ohm.cm~150ohm.cm范围内。
优选的，所述缓冲层的峰值浓度在5e14/cm3~5e17/cm3范围内。
优选的，所述集电区的峰值浓度在1e16/cm3~1e19/cm3范围内。
优选的，所述集电区沿集电区到缓冲层的深度在0.1μm~1μm范围内。
优选的，所述穿通型IGBT为平面栅型穿通型IGBT或沟槽栅型穿通型IGBT。
与现有技术相比，上述技术方案具有以下优点：
本发明提供的穿通型IGBT的制作方法，可以从两方面降低制作穿通型IGBT的工艺难度。一方面，本发明实施例提供的半导体衬底包括基片结构，所述基片结构增加了半导体衬底的厚度，减少了半导体衬底在后续工艺步骤中的裂片风险，降低了对半导体衬底相关操作的工艺难度，特别是对于厚度较薄的中低压穿通型IGBT，降低了穿通型IGBT的制作难度。
另一方面，本发明的制作方法提供的半导体衬底内已形成有缓冲层，在完成穿通型IGBT正表面的正面结构的制作后，只需对半导体衬底背表面进行减薄工艺，直至去除部分缓冲层，就可以形成最终的缓冲层，因为减薄工艺不需要经过热处理过程，所以避免了热处理过程对IGBT正面结构的影响，从而进一步降低了穿通型IGBT的制作难度。
附图说明
通过附图所示，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。
图1为现有技术中的非穿通型IGBT的剖面图；
图2是本发明实施例提供的一种穿通型IGBT的制作方法的工艺流程示意图；
图3至图8是本发明实施例提供的一种穿通型IGBT的制作方法的过程的剖面结构示意图。
具体实施方式
正如背景技术部分所述，现有技术在制作穿通型IGBT时，存在制作难度大的问题。
发明人研究发现，现有技术中制作所述穿通型IGBT的方法包括两种：一种为通过外延工艺制作穿通型IGBT；另一种为通过扩散或者离子注入工艺制作穿通型IGBT。
对于通过外延工艺制作穿通型IGBT的方法，具体包括：提供P型硅衬底片，在P型硅衬底片表面外延生长N型缓冲层；然后再在N型缓冲层表面第二次外延生长N型漂移区；之后在N型漂移区表面制作正面结构；最后对P型硅衬底片进行背面减薄，形成集电区。此种方法的所述漂移区和缓冲层主要通过外延工艺实现，而外延工艺成本高、难度大，特别是第二次外延生长N型漂移区时，N型漂移区较厚，会增加外延质量控制和掺杂浓度精确控制的难度。此外，本制作方法在减薄背面P型硅衬底片时，由于P型集电区的厚度很薄，所以会存在难以精确控制P型硅衬底片厚度的缺点，导致注入效率过高，器件动态性能较差，需要引入电子辐照等寿命控制方法，增加了制作成本。即此种制作穿通型IGBT的方法不仅难度较大，而且成本较高。
发明人研究发现，对于通过扩散或者离子注入工艺制作穿通型IGBT的方法，具体包括：提供单晶片作为衬底，在单晶片正面制作正面结构，所述正面结构包括发射区和栅电极；然后减薄单晶片的背面，使单晶片达到所需厚度；然后在单晶片背面通过扩散或者离子注入的方式依次形成N型缓冲层和P型集电区。此种制作方法不需要成本较高、难度较大的外延工艺，形成背面的P型集电区也不再存在控制难度大的问题。
但此种方法在形成穿通型IGBT的方法中，是在正面结构工艺已经完成后，再通过扩散或者离子注入的方式形成缓冲层，但是由于正面结构还包括与所述发射区电连接的金属电极，以及和栅电极电连接的金属电极，而高温会影响金属和硅之间的欧姆接触，造成半导体器件的导通压降升高，可靠性下降，甚至温度过高还会导致某些金属融化，因此在所述缓冲层的形成过程中，要求扩散或者离子注入工艺涉及的热处理过程的处理温度不能高于450℃，从而增加了穿通型IGBT的制作难度。另外，此种制作方法在单晶片减薄到最终厚度后，还需要进行多次的掺杂和热处理等工艺步骤，尤其是对于中低压穿通型IGBT，由于其厚度较薄，会增加单晶片衬底的裂片风险，进一步增加了中低压穿通型IGBT的制作难度。
基于上述原因，本发明实施例提供了一种穿通型IGBT的制作方法，如图2所示，包括以下步骤：
步骤S201：提供半导体衬底，所述半导体衬底包括基片，形成于所述基片表面的缓冲层以及形成于所述缓冲层表面的漂移区；
步骤S202：对所述半导体衬底形成有漂移区的一侧进行第一次减薄；
步骤S203：第一次减薄完成后，在所述半导体衬底形成有漂移区的一侧形成正面结构；
步骤S204：对所述半导体衬底背离所述漂移区的一侧进行第二次减薄，直至去除部分缓冲层；
步骤S205：第二次减薄完成后，在所述半导体衬底形成有缓冲层的一侧形成集电区；
步骤S206：在所述集电区表面形成金属电极。
本发明还提供了一种利用上述制作方法形成的穿通型IGBT，包括：
半导体衬底，所述半导体衬底包括缓冲层以及形成于所述缓冲层表面的漂移区；
形成于所述半导体衬底形成有漂移区的一侧的正面结构；
形成于所述半导体衬底形成有缓冲层的一侧的集电区；
形成于所述集电区表面的金属电极。
本发明提供的穿通型IGBT及其制作方法，首先减少了穿通型IGBT在制作过程的裂片风险，具体为：提供的半导体衬底内包括基片，所述基片主要用于增加半导体衬底的厚度，减少在后续对半导体衬底的操作中，由于半导体衬底较薄而导致的裂片风险，降低了穿通型IGBT的制作难度，特别是降低了厚度较薄的中低压穿通型IGBT的制作难度。而且由于此基片并不是穿通型IGBT的必要组成部分，在后续操作中会被去掉，所以所述基片的厚度还可以根据实际需要设定。其次，半导体衬底在制作的过程中，缓冲层在正面结构的形成步骤之前已存在，虽然在后续操作过程，还需要对缓冲层进行减薄工艺，但是由于减薄工艺不再需要热处理过程，所以消除了穿通型IGBT的制作过程中的热处理过程对正面结构的影响，从而进一步降低了穿通型IGBT的制作难度。
为使本发明的目的、技术方案和优点能够更加明显易懂，下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的其他实施例，都属于本发明保护的范围。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
下面结合具体实施例对本发明提供的穿通型IGBT的制作方法进行具体描述。
需要说明的是，为了便于描述，以下实施例中的半导体器件为N型IGBT，但是本发明同样适用于P型IGBT，考虑到P型IGBT比N型IGBT的制作成本高，而且由于电子的迁移率大于空穴，所以P型IGBT的开关速度也不如N型IGBT快，故本发明优选采用N型漂移区制作N型穿通型IGBT，若需要应用本发明提供的方法制作P型穿通型IGBT，只需将本实施例中N型材料改为P型材料，P型材料改为N型材料即可，对应的各项具体规格，如掺杂浓度、厚度、电阻率等基本保持不变。
如图2所示，本发明实施例提供的穿通型IGBT制作方法，包括以下步骤：
步骤S201，如图3（A）~3（C）所示，提供半导体衬底301，所述半导体衬底301包括基片3013，形成于所述基片3013表面的N型缓冲层3012以及形成于所述缓冲层3012表面的N型漂移区3011；
制作所述半导体衬底301的步骤包括：
步骤S2011，如图3（A）所示，制备单晶片，作为N型漂移区3011；
所述单晶片的制作方法包括直拉法或者区熔法，鉴于直拉法的制作成本较低，本发明实施例优选采用直拉法制备N型漂移区3011。而且由于所述N型漂移区3011在后续操作中还需进行减薄工艺，故此处形成的N型漂移区3011的厚度大于穿通型IGBT所需漂移区的厚度。
需要说明的是，所述N型漂移区3011优选为均匀掺杂，且对于电压不同的N型穿通型IGBT，所述N型漂移区3011的电阻率范围也有所不同。当穿通型IGBT的工作电压为600V时，所述N型漂移区的电阻率优选在20ohm.cm~30ohm.cm范围内。当穿通型IGBT的工作电压为1200V时，所述N型漂移区的电阻率优选在40ohm.cm~95ohm.cm范围内；当穿通型IGBT的工作电压为1700V时，所述优选N型漂移区的电阻率优选在80ohm.cm~150ohm.cm范围内。
步骤S2012，如图3（B）所示，在所述N型漂移区3011背表面外延形成N型缓冲层3012，并抛光所述N型缓冲层3012的表面；
所述N型缓冲层3012的掺杂浓度大于所述N型漂移区3011的掺杂浓度，且N型缓冲层3012的峰值浓度优选在5e14/cm3~5e17/cm3范围内，N型缓冲层3012的厚度优选在5μm~30μm范围内，由于此时形成的N型缓冲层3012并不是最终所需形成的穿通型IGBT的缓冲层，在后续操作中还需对其进行减薄操作，故此N型缓冲层3012的厚度大于穿通型IGBT所需缓冲层的厚度。
相较于现有技术中利用外延工艺形成穿通型IGBT，本发明实施例在形成穿通型IGBT时，只需要进行一次外延工艺生成N型缓冲层3012，且此次外延工艺形成的N型缓冲层3012的厚度较薄，降低了外延工艺的难度和成本，故本发明实施例制作穿通型IGBT的难度较小，成本也较低。
步骤S2013，如图3（C）所示，制备基片3013，并抛光所述基片3013的表面，然后通过所述基片3013已抛光的表面和所述缓冲层3012的表面，将所述基片3013与所述缓冲层3012键合，形成半导体衬底301。
需要说明的是，所述键合工艺是指表面清洁、原子级平整的同质或异质半导体材料经表面清洗和活化处理，在一定条件下直接结合，通过范德华力、分子力甚至原子力使晶片键合成为一体的工艺。键合后的界面可以承受磨片、抛光和高温处理等工艺步骤。
由于所述基片3013以及与所述基片3013进行键合的部分缓冲层在后续制作过程中会被完全去除，所以不需要对键合工艺进行质量控制，工艺实现简单；同时此基片3013的材料和厚度也可根据具体条件自行设定，本发明对此并不做限定，只要能实现键合的目的就可以。
在本发明实施例中，考虑到键合工艺需要表面原子级平整，所以所述基片3013的材料优选采用单晶片；出于制作成本的考虑，由于在外延法、区熔法和直拉法中，直拉法的成本最低，所以所述基片3013的制作方法优选采用直拉法；再考虑到N型材料相较于P型材料更容易制备，且硅工艺最成熟，所以形成所述基片3013时，优选采用直拉法制备N型硅基底。
综上所述，本发明提供的半导体衬底301，首先应用直拉法或区熔法形成单晶片作为漂移区；然后通过一次外延工艺在漂移区背表面形成缓冲层，由于此缓冲层的厚度较薄，故此外延工艺的难度和成本都较低，在一定程度上降低了穿通型IGBT的制作难度；最后通过表面已抛光的缓冲层，应用键合工艺将同样采用直拉法或区熔法形成的基片与所述缓冲层键合在一起组成半导体衬底301，基片3013增加了半导体衬底301的厚度，避免在后续对半导体衬底301的操作中，由于半导体衬底301较薄而产生裂片风险，进一步降低了穿通型IGBT的制作难度，特别是降低了厚度较薄的中低压穿通型IGBT的制作难度。
步骤S202，如图4所示，对所述半导体衬底301形成有漂移区3011的一侧进行第一次减薄；
对所述半导体衬底301形成有漂移区3011的一侧进行第一次减薄包括：对所述半导体衬底301形成有漂移区3011的一侧进行第一次减薄，使漂移区3011达到第一预设厚度。
所述第一预设厚度根据器件的工作电压的不同而有所不同，当穿通型IGBT的工作电压为600V时，所述N型漂移区的第一预设厚度优选在55μm~95μm范围内；当穿通型IGBT的工作电压为1200V时，所述N型漂移区的第一预设厚度优选在110μm~200μm范围内；当穿通型IGBT的工作电压为1700V时，所述优选N型漂移区的第一预设厚度优选在170μm~260μm范围内。
所述第一次减薄可以通过研磨或者刻蚀工艺实现。研磨主要利用物理机制；刻蚀工艺分为干法刻蚀和湿法刻蚀，干法刻蚀通常采用等离子体刻蚀方法，精度高、质量好；湿法刻蚀通过化学腐蚀的方法，速度快。本发明可以选择这几种方法中的一种，比如物理研磨；也可以选择某几种搭配，比如先进行湿法刻蚀，再做干法刻蚀等等，本发明对此并不做限定。
步骤S203，如图5所示，第一次减薄完成后，在所述半导体衬底301形成有漂移区3011的一侧形成正面结构302；
在所述半导体衬底301形成有漂移区3011的一侧形成正面结构302包括正面金属淀积，所形成的正面结构可以为平面栅结构也可以为沟槽栅结构，可根据具体的器件要求进行合理选择，本发明对此并不做限定。
本发明提供的穿通型IGBT的制作方法，是在外延层已经形成后进行正面结构的制作，包括正面金属电极的淀积操作，故本发明实施例提供的制作方法，正面金属电极的淀积过程存在于外延层所需热处理过程之后，且在形成正面金属电极后，对外延层只需进行第二次减薄操作，而由于此操作不需要热处理过程，因而也不会对正面金属电极产生影响，即在本发明形成外延层的过程中，克服了现有技术中利用扩散和离子注入的方式中存在的制备缓冲层难度较大的问题，降低了穿通型IGBT的制作难度。
步骤S204，如图6所示，对所述半导体衬底301背表面进行第二次减薄，直至去除部分N型缓冲层3012；
对所述半导体衬底背表面进行第二次减薄，直至去除部分缓冲层包括：对所述半导体衬底背离所述漂移区的一侧进行第二次减薄，使缓冲层达到第二预设厚度。
所述第二预设厚度为优选在0.3μm~20μm范围内。
所述第二次减薄去除掉了基片3013以及与所述基片3013进行键合的部分缓冲层，也即第二次减薄可以完全去除在将所述基片3013与所述缓冲层3012键合过程中可能存在的键合缺陷，从而保证了穿通型IGBT的质量。
所述第二次减薄同样可以通过研磨或者刻蚀工艺实现。研磨主要利用物理机制；刻蚀分为干法刻蚀和湿法刻蚀，干法刻蚀通常采用等离子体刻蚀方法，精度高、质量好；湿法刻蚀通过化学腐蚀的方法，速度快。本发明可以选择这几种方法中的一种，比如物理研磨；也可以选择某几种搭配，比如先进行湿法刻蚀，再做干法刻蚀，本发明对比并不做限定。
步骤S205，如图7所示，第二次减薄完成后，在所述半导体衬底301形成有缓冲层3012的一侧形成P型集电区303；
所述形成集电区303的方法包括扩散或者离子注入的方式，且所述P型集电区的峰值浓度优选在1e16/cm3~1e18/cm3范围内，沿集电区到缓冲层方向的深度优选在0.1μm~1μm范围内。
通过扩散或者离子注入的方式形成P型集电区，可以精确控制掺杂的浓度和深度，所以可以方便的调整器件的动静态参数，而无需增加额外的寿命控制技术，降低穿通型IGBT的制作难度和制作成本。
步骤S206，如图8所示，在所述集电区303表面制作与所述集电区303电连接的金属电极304。
以上所述实施例，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (21)

1.一种穿通型IGBT的制作方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括基片，形成于所述基片表面的缓冲层以及形成于所述缓冲层表面的漂移区；
对所述半导体衬底形成有漂移区的一侧进行第一次减薄；
第一次减薄完成后，在所述半导体衬底形成有漂移区的一侧形成正面结构；
对所述半导体衬底背离所述漂移区的一侧进行第二次减薄，直至去除部分缓冲层；
第二次减薄完成后，在所述半导体衬底形成有缓冲层的一侧形成集电区；
在所述集电区表面形成金属电极。
2.根据权利要求1所述的制作方法，其特征在于，所述半导体衬底的制作步骤包括：
制备单晶片，作为漂移区；
在所述的漂移区背表面外延形成缓冲层，并抛光所述缓冲层的表面；
制备基片，并抛光所述基片的表面；
通过所述基片已抛光的表面和所述缓冲层的表面，将所述基片与所述缓冲层键合，形成半导体衬底。
3.根据权利要求2所述的制作方法，其特征在于，所述单晶片的制作方法包括直拉法或者区熔法。
4.根据权利要求2所述的制作方法，其特征在于，所述缓冲层的厚度在5μm~30μm范围内。
5.根据权利要求2所述的制作方法，其特征在于，所述基片的制作方法包括直拉法或者区熔法。
6.根据权利要求2所述的制作方法，其特征在于，所述第一次减薄和所述第二次减薄采用的工艺包括研磨工艺或者刻蚀工艺。
7.根据权利要求2所述的制作方法，其特征在于，所述集电区的制作方法包括扩散工艺或者离子注入工艺。
8.根据权利要求2所述的制作方法，其特征在于，对所述半导体衬底形成有漂移区的一侧进行第一次减薄包括：对所述半导体衬底形成有漂移区的一侧进行第一次减薄，使漂移区达到第一预设厚度。
9.根据权利要求8所述的制作方法，其特征在于，所述穿通型IGBT的工作电压为600V时，所述第一预设厚度在55μm~95μm范围内。
10.根据权利要求8所述的制作方法，其特征在于，所述穿通型IGBT的工作电压为1200V时，所述第一预设厚度在110μm~200μm范围内。
11.根据权利要求8所述的制作方法，其特征在于，所述穿通型IGBT的工作电压为1700V时，所述第一预设厚度在170μm~260μm范围内。
12.根据权利要求2所述的制作方法，其特征在于，对所述半导体衬底背背离所述漂移区的一侧进行第二次减薄，直至去除部分缓冲层包括：对所述半导体衬底背离所述漂移区的一侧进行第二次减薄，使缓冲层达到第二预设厚度。
13.根据权利要求12所述的制作方法，其特征在于，所述第二预设厚度在0.3μm~20μm范围内。
14.一种采用权利要求1-13任一项所述制作方法形成的穿通型IGBT，其特征在于，包括：
半导体衬底，所述半导体衬底包括缓冲层以及位于所述缓冲层表面的漂移区；
形成于所述半导体衬底形成有漂移区的一侧的正面结构；
形成于所述半导体衬底形成有缓冲层的一侧的集电区；
形成于所述集电区表面的金属电极。
15.根据权利要求14所述的穿通型IGBT，其特征在于，所述穿通型IGBT的工作电压为600V时，所述漂移区的电阻率在20ohm.cm~30ohm.cm范围内。
16.根据权利要求14所述的穿通型IGBT，其特征在于，所述穿通型IGBT的工作电压为1200V时，所述漂移区的电阻率在40ohm.cm~95ohm.cm范围内。
17.根据权利要求14所述的穿通型IGBT，其特征在于，所述穿通型IGBT的工作电压为1700V时，所述漂移区的电阻率在80ohm.cm~150ohm.cm范围内。
18.根据权利要求14所述的穿通型IGBT，其特征在于，所述缓冲层的峰值浓度在5e14/cm3~5e17/cm3范围内。
19.根据权利要求14所述的穿通型IGBT，其特征在于，所述集电区的峰值浓度在1e16/cm3~1e19/cm3范围内。
20.根据权利要求14所述的穿通型IGBT，其特征在于，所述集电区沿集电区到缓冲层的深度在0.1μm~1μm范围内。
21.根据权利要求14所述的穿通型IGBT，其特征在于，所述穿通型IGBT为平面栅型穿通型IGBT或沟槽栅型穿通型IGBT。
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