CN103811515B - 逻辑兼容的rram结构和工艺 - Google Patents

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Abstract

一种存储单元和方法包括：穿过第一介电层中的第一开口共形地形成的第一电极、共形地形成在第一电极上的电阻层、共形地形成在电阻层上的间隔层、共形地形成在电阻层上的第二电极、以及共形地形成在第二电极上的第二介电层，第二介电层包括第二开口。第一介电层形成在包括第一金属层的衬底上。第一电极和电阻层共同地包括超出第一开口延伸第一距离的第一唇状区。第二电极和第二介电层共同地包括超出第一开口延伸第二距离的第二唇状区。间隔层从第二距离延伸到第一距离。第二电极使用延伸穿过第二开口的通孔连接至第二金属层。本发明还提供了逻辑兼容的RRAM结构和工艺。

Description

逻辑兼容的RRAM结构和工艺
相关申请的交叉参考
本申请是于2012年11月12日提交的第13/674,193号美国专利申请的部分继续案，其全部内容结合于此作为参考。
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及半导体器件及其形成方法。
背景技术
半导体集成电路工业在过去的几十年里经历了快速发展。半导体材料和设计的技术进步产生了日益更小和更复杂的电路。由于关于处理和制造的技术也经历了技术进步，使得这些材料和设计进步成为可能。在半导体演进的过程中，由于能够可靠地制造的最小部件的尺寸减小，所以每单位面积上的互连器件的数量增加。
半导体的很多技术进步出现在存储器件领域中。电阻式随机存取存储器（RRAM）是非易失性存储器类型，其是用于存储技术的更多进步的一种可能候选。一般地，RRAM单元通常使用介电材料，虽然其正常绝缘的，但是其通过在应用特定电压之后所形成的细丝或传导通路进行导电。一旦形成细丝，就可以通过适当地施加的电压对该细丝进行设置（即，再形成，导致跨过RRAM单元的较低电阻）或复位（即，断开，在整个RRAM单元上生成高电阻）。低和高电阻状态可以用于根据电阻状态表示数字信号“1”或“0”，并且由此提供可以存储比特位的非易失性存储单元。
如同很多其他半导体产品那样，嵌入式存储器产品面临制造时间和成本压力。非常期望使用更少和/或更简单的工艺步骤制造RRAM单元的能力。也非常期望可以至少部分地使用在器件的逻辑区域中同时形成期望结构的一些相同的工艺步骤形成的RRAM单元。因此，期望提供改进的RRAM单元结构和制造工艺。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种形成在半导体器件中的存储单元，所述存储单元包括：第一电极，穿过第一介电层中的第一开口共形地形成，所述第一介电层形成在包括第一金属层的衬底上，所述第一开口被配置成允许所述第一电极和所述第一金属层之间的物理接触；电阻层，共形地形成在所述第一电极上；间隔层，共形地形成在所述电阻层上；第二电极，共形地形成在所述电阻层上；以及第二介电层，共形地形成在所述第二电极上，所述第二介电层包括第二开口；其中：所述第一电极和所述电阻层共同包括超出由所述第一开口所限定的区域延伸第一距离的第一唇状区；所述第二电极和所述第二介电层共同包括超出由所述第一开口所限定的区域延伸第二距离的第二唇状区；所述间隔层在所述电阻层上方从所述第二距离延伸到所述第一距离；以及所述第二电极使用延伸穿过所述第二开口的通孔连接至第二金属层。
在该存储单元中，所述第一唇状区处于第一高度，所述第一高度不同于位于由所述第一开口所限定的区域中相应的所述第一电极和所述电阻层的第二高度；以及其中，所述第二唇状区处于第三高度，所述第三高度不同于所述第一高度、所述第二高度以及位于由所述第一开口限定的区域中相应的所述第二电极和所述第二介电层的第四高度。
在该存储单元中，所述第一电极包括选自由Pt、AlCu、TiN、Au、Ti、Ta、TaN、W、WN和Cu所组成的组中的至少一种材料；所述第二电极包括选自由Pt、AlCu、TiN、Au、Ti、Ta、TaN、W、WN和Cu所组成的组中的至少一种材料；所述第一介电层包括选自由SiC、SiON以及Si3N4所组成的组中的至少一种材料；以及所述第二介电层包括选自由SiC、SiON以及Si3N4所组成的组中的至少一种材料。
在该存储单元中，所述电阻层包括选自由NiO、TiO、HfO、ZrO、ZnO、WO3、Al2O3、TaO、MoO以及CuO所组成的组中的至少一种材料。
在该存储单元中，所述第一介电层和所述第二介电层是停止层。
在该存储单元中，所述第一电极的厚度在3nm和50nm之间改变；以及所述第二电极的厚度在3nm和50nm之间改变。
在该存储单元中，所述电阻层的厚度在1nm和30nm之间改变。
在该存储单元中，所述第一介电层的厚度在10nm和50nm之间改变；以及所述第二介电层的厚度在10nm和50nm之间改变。
在该存储单元中，所述第二距离在10nm和30nm之间改变；以及所述第一距离比所述第二距离长10nm和30nm之间。
在该存储单元中，所述间隔层包括选自由氧化物和氮化物所组成的组中的至少一种。
在该存储单元中，所述第一距离和所述第二距离均介于10nm和60nm之间。
在该存储单元中，所述第一电极、所述电阻层以及所述第二电极形成在第三金属化层的顶部和第四金属化层的顶部之间，所述第三金属化层是所述第一金属层，并且所述第四金属化层是所述第二金属层。
在该存储单元中，所述第一电极、所述电阻层以及所述第二电极形成在第四金属化层的顶部和第五金属化层的顶部之间，所述第四金属化层是所述第一金属层，并且所述第五金属化层是所述第二金属层。
在该存储单元中，所述电阻层包括在100kΩ和10MΩ之间改变的高电阻状态；以及所述电阻层包括在1kΩ和100kΩ之间改变的低电阻状态。
根据本发明的另一方面，提供了一种形成存储单元的方法，所述方法包括：形成包括第一金属层的衬底；在所述衬底上形成第一介电层；穿过第一介电层中的第一开口形成共形的第一电极，所述第一开口被配置成允许所述第一电极和所述第一金属层之间的物理接触；在所述第一电极上形成共形的电阻层；在所述电阻层上形成共形的间隔层；在所述电阻层上形成共形的第二电极；在所述第二电极上形成共形的第二介电层，所述第二介电层包括第二开口；以及使用延伸穿过所述第二开口的通孔将所述第二电极连接至第二金属层；其中：用于形成所述共形的第一电极和所述共形的电阻层的步骤包括：形成超出由所述第一开口所限定的区域延伸第一距离的第一唇状区；用于形成所述共形的第二电极和所述共形的第二介电层的步骤包括：形成超出由所述第一开口所限定的所述区域延伸第二距离的第二唇状区；以及用于形成所述间隔层的步骤包括：在所述第二距离和所述第一距离之间在所述第二唇状区下方的所述电阻层上形成所述间隔层。
在该方法中，所述第一唇状区处于第一高度，所述第一高度不同于位于由所述第一开口所限定的所述区域中相应的所述第一电极和所述电阻层的第二高度。
在该方法中，所述第二唇状区处于第三高度，所述第三高度不同于所述第一高度、所述第二高度以及位于由所述第一开口所限定的所述区域中相应的所述第二电极和所述第二介电层的第四高度。
在该方法中，所述第二距离短于所述第一距离。
在该方法中，用于形成所述共形的第一电极和所述共形的第二电极的步骤不包括化学-机械抛光（CMP）工艺。
根据本发明的又一方面，提供了一种半导体器件，包括：一个或多个存储单元，所述一个或多个存储单元中的每个都包括：第一电极，穿过第一介电层中的第一开口共形地形成，所述第一介电层形成在包括第一金属层的衬底上，所述第一开口被配置成允许所述第一电极和所述第一金属层之间的物理接触；电阻层，共形地形成在所述第一电极上；间隔层，共形地形成在所述电阻层上；第二电极，共形地形成在所述电阻层上；以及第二介电层，共形地形成在所述第二电极上，所述第二介电层包括第二开口；其中，所述第一电极和所述电阻层共同包括超出由所述第一开口所限定的区域延伸第一距离的第一唇状区；所述第二电极和所述第二介电层共同包括超出由所述第一开口所限定的所述区域延伸第二距离的第二唇状区；所述间隔层在所述电阻层上方从所述第二距离延伸到所述第一距离；所述第二电极使用延伸穿过所述第二开口的通孔连接至第二金属层；所述第一唇状区处于第一高度，所述第一高度不同于位于由所述第一开口所限定的所述区域中相应的所述第一电极和所述电阻层的第二高度；以及所述第二唇状区处于第三高度，所述第三高度不同于所述第一高度、所述第二高度以及位于由所述第一开口所限定的所述区域中相应的所述第二电极和所述第二介电层的第四高度。
附图说明
当结合附图进行读取时，通过以下详细描述最好地理解本发明的多个方面。应该强调的是，根据工业中的标准实践，附图中的各种部件未按比例绘制。事实上，为了论述的清楚起见，各种部件的尺寸可以被任意增加或减小。
图1是示出第一RRAM单元的截面图的简化示图。
图2是示出根据本发明的某些实施例的第二RRAM单元的截面图的简化示图。
图3是示出根据本发明的一个实施例的用于制造图2的RRAM单元的方法的简化示图。
图4a至图4i示出根据本发明的某些实施例的在各个制造工艺期间的第二RRAM单元的截面图的简化示图。
图5是示出根据本发明的某些实施例的用于制造RRAM单元的方法的简化示图。
图6a至图6e示出根据本发明的某些实施例的在各个制造工艺期间的RRAM单元的截面图的简化示图。
图7是根据本发明的某些实施例的包括一个或多个RRAM单元和I/O电路的器件的简化示图。
当读取以下详细说明时，在以上简单描述的附图中所公开的各种部件对于本领域技术人员来说将变得更加明显。在各个附图所示的部件在两幅或更多幅附图之间是共同的情况下，为了清晰地进行描述，使用相同的参考标号。
具体实施方式
应该理解，以下公开内容提供用于实现本发明的不同特征的多个不同实施例和实例。以下描述部件和布置的特定实例，以简化本发明。当然，这些仅是实例并且不用于进行限定。而且，以下说明书中的第一部件形成在第二部件上方或上可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且还可以包括在第一部件和第二部件之间形成的附加部件，使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚起见，可以按不同比例任意绘制附图中的多种部件。
图1是示出第一RRAM单元100的截面图的简化示图。如图1所示，在包括具有嵌入式第一金属层120的第一介电区110的衬底上形成第一RRAM单元100。第一金属层120用于将RRAM单元100连接至半导体器件中的其他电路。RRAM单元100使用停止层130与第一介电区110隔离，其中，部分地去除停止层130以产生暴露第一金属层120的开口。在暴露的第一金属层120和停止层130上形成第一电极140。电阻层150形成在第一电极140上并且通常延伸到与第一电极140相同的宽度。第二电极160形成在电阻层150上。RRAM单元通过形成在第二金属层190和第二电极160之间的通孔180连接至第二金属层190。RRAM单元的上部嵌入第二介电区170中。
图1还示出相同半导体器件的相应逻辑区域中的一种可能结构。例如，示出将嵌入第三介电区115中的第三金属层125连接至第四金属层195的互连通孔185。通孔185穿过停止层135连接第三金属层125和第四金属层195。通孔185可以基本嵌入第四介电区175中。
图2是示出根据本发明的某些实施例的第二RRAM单元200的截面图的简化示图。如图2所示，可以在包括具有嵌入式第一金属层220的第一介电区210的衬底上形成第二RRAM单元200。第一金属层220可以用作第一接触件，并且用于将RRAM单元200连接至半导体器件中的其他电路。第一金属层220可以位于包括第一金属化层、第二金属化层、第三金属化层、第四金属化层或第五金属化层中的任一个的半导体器件的任一个金属化层中。
第一停止层230形成在第一介电区210和第一金属层220上方。去除第一停止层230的一部分，以生成可以暴露RRAM单元200的第一金属层220的至少一部分的开口。在一些实施例中，第一停止层230的厚度通常介于10nm和50nm之间。根据一些实施例，第一停止层230包括一种或多种电介质。例如，一种或多种电介质中的每种均选自由SiC、SiON、Si3N4等所组成的组。
第一电极240共形地形成在第一停止层230和暴露的第一金属层220上方。第一电极240在暴露的第一金属层220上方延伸，并且形成在第一停止层230的一部分上方延伸的唇状区。在一些实施例中，唇状区可以超出第一停止层230中的开口延伸在20nm和60nm之间改变的距离。在一些实施例中，第一电极240的厚度可以在3nm和50nm之间改变。在一些实施例中，第一电极240包括一种或多种金属。例如，一种或多种金属中的每种都选自由Pt、AlCu、TiN、Au、Ti、Ta、TaN、W、WN、Cu等所组成的组。
电阻层250共形地形成在第一电极240上方。电阻层250在第一电极240上方延伸并且形成延伸到与第一电极240基本相同宽度的唇状区。在一些实施例中，电阻层250的厚度可以在1nm和30nm之间改变。在一些实施例中，电阻层250包括一种或多种金属氧化物。例如，一种或多种金属氧化物均选自由NiO、TiO、HfO、ZrO、ZnO、WO3、Al2O3、TaO、MoO、CuO等所组成的组。在一些实施例中，电阻层可以包括电阻率为约1014Ω·cm等级的HfO。根据一些实施例，电阻层250具有在100kΩ和10MΩ之间改变的高电阻状态和在1kΩ和100kΩ之间改变的低电阻状态。
第二电极260共形地形成在电阻层250上。第二电极260在电阻层250上方延伸并且形成在电阻层250的一部分上方延伸的唇状区。在一些实施例中，唇状区可以在电阻层250上方延伸到在电阻层250的相应唇状区的端部的10nm至30nm内。在一些实施例中，第二电极260的厚度可以在3nm和50nm之间改变。在一些实施例中，第二电极260包括一种或多种金属。例如，一种或多种金属中的每种都选自由Pt、AlCu、TiN、Au、Ti、Ta、TaN、W、WN、Cu等所组成的组。
第二停止层270共形地形成在第二电极260上。第二停止层270在第二电极260上方延伸并且形成延伸到与第二电极260基本相同的宽度的唇状区。从第二停止层270的中心区域去除第二停止层270的一部分，以暴露第二电极260的一部分，使得可以进行电连接。在一些实施例中，第二停止层270的厚度可以在10nm和50nm之间改变。根据一些实施例，第二停止层270包括一种或多种电介质。例如，一种或多种电介质中的每种都选自由SiC、SiON、Si3N4等所组成的组。
RRAM单元通过形成在第二金属层290和第二电极260之间的通孔280连接至第二金属层290。RRAM单元的上部嵌入第二介电区299中。第二金属层290可以位于包括第二金属化层、第三金属化层、第四金属化层、第五金属化层或第六金属化层中的任一个的半导体器件的任一个金属化层中。
图2还示出相同半导体器件的相应逻辑区域中的一种可能结构。例如，示出连接嵌入第三介电区215中的第三金属层225的互连通孔285。互连通孔285穿过第三停止层235连接第三金属层225和第四金属层295。互连通孔285可以基本嵌入第四介电区298中。还如图2所示，并排示出了RRAM单元200和相应逻辑区域，以示出半导体器件的多个区域中的多层之间的关系。例如，第一介电区210和第三介电区215可以是相同的，第一金属层220和第三金属层225可以位于半导体器件的相同金属化层中，第一停止层230和第三停止层235可以是相同，第二介电区299和第四介电区298可以是相同，并且第二金属层290和第四金属层295可以位于半导体器件的相同金属化层中。
如上所述并且这里进一步强调的，图2仅是实例，其不应该不适当地限定权利要求的范围。本领域普通技术人员应该认识到多种改变、更改和修改。根据一些实施例，第一电极层240、电阻层250、第二电极层260、以及第二停止层270均形成在第一停止层230上方延伸基本相同距离的唇状区。在一些实施例中，每个唇状区都可以超出第一停止层230中的开口延伸在10nm和60nm之间改变的距离。
图3是示出根据本发明的一个实施例的用于制造图2的RRAM单元200的方法300的简化示图。如图3所示，方法300包括：用于提供具有第一金属层的衬底的步骤305、用于形成第一停止层的步骤310、用于选择性地去除第一停止层的步骤315、用于形成第一电极层的步骤320、用于形成电阻层的步骤325、用于形成第二电极层的步骤330、用于形成第二停止层的步骤335、用于选择性地去除第二停止层和第二电极层的步骤340、以及用于选择性地去除电阻层、第一电极以及第一停止层的步骤345、用于形成第二介电层的步骤350、用于形成通孔沟槽的步骤355、用于形成第二金属层图案的步骤360以及用于形成通孔和第二金属层的步骤365。根据某些实施例，可以使用如本领域普通技术人员认识到的步骤305至步骤365中的改变实施制造RRAM单元200的方法300。
以下参考图4a至图4i中的一系列截面图来进一步描述方法300，最终得到RRAM单元200。
图4a示出根据本发明的某些实施例的衬底的截面图的简化示图。在步骤305，如图4a所示，提供具有第一金属层220的衬底。衬底包括在RRAM单元的区域中嵌入第一介电区210中的第一金属层220和嵌入第三介电区215中的相应第三金属层225。在一些实施例中，第一介电区210和第三介电区215可以是相同的，并且第一金属层220和第三金属层225可以位于衬底的相同金属化层中。使用任一种合适工艺形成衬底，并且可以使用化学机械抛光（CMP）对该衬底首先进行平坦化。
图4b示出根据本发明的某些实施例的通过在其上形成第一停止层405而部分形成的RRAM单元的截面图的简化示图。在工艺310中，如图4b所示，第一停止层405形成在衬底上。在第一介电区210和第一金属层220、以及第三介电区215和第三金属层225上方形成第一停止层405。通常使用化学气相沉积（CVD）或物理气相沉积（PVD）形成第一停止层405。然而，在工艺310中可以使用任一种合适沉积工艺，以形成第一停止层405。在一些实施例中，第一停止层405的厚度可以介于10nm和50nm之间。根据一些实施例，第一停止层405包括一种或多种电介质。例如，一种或多种电介质中的每种均选自由SiC、SiON、Si3N4等所组成的组。
图4c示出根据本发明的某些实施例的通过选择性地去除部分第一停止层405而部分形成的RRAM单元的截面图的简化示图。在步骤315中，选择性地去除第一停止层405的一部分，以形成如图4c所示的开口470。开口470通常位于第一金属层220的区域中，并且去除第一停止层405的一部分以暴露第一金属层220的一部分以用于进行进一步加工。通常使用利用掩模的光刻工艺去除第一停止层405的该部分。例如，利用掩模的光刻工艺是涉及用光刻胶涂覆衬底、烘焙光刻胶、通过识别要去除材料以及要保留材料的区域的图案掩模对光刻胶进行曝光、对光刻胶进行显影以形成蚀刻图案、使用湿或干蚀刻工艺蚀刻掉衬底的一部分以及去除光刻胶的多步骤工艺。根据一些实施例，可以使用干蚀刻工艺蚀刻第一停止层405，然而可以使用任何合适的蚀刻工艺。
图4d示出根据本发明的某些实施例通过在其上形成第一电极层410而部分地形成的RRAM单元的截面图的简化示图。在步骤320中，在第一停止层405和第一金属层220上形成第一电极层410。通常使用CVD、PVD、或原子层沉积（ALD）形成第一电极层410。然而，可以在步骤320中使用任何合适沉积工艺，以形成第一电极层410。第一电极层410通常是共形的。在一些实施例中，通过形成共形的第一电极层410，通常避免了平坦化第一电极层410的CMP工艺步骤。在一些实施例中，第一电极层410的厚度通常可以介于30nm和50nm之间。在一些实施例中，第一电极层410包括一种或多种金属。例如，一种或多种金属中的每种都选自由Pt、AlCu、TiN、Au、Ti、Ta、TaN、W、WN、Cu等所组成的组。
图4e示出根据本发明的某些实施例通过在其上形成电阻层415、第二电极层420以及第二停止层425而部分形成的RRAM单元的截面图的简化示图。在步骤325中，电阻层415形成在第一电极层410上。通常使用CVD或ALD来形成电阻层415。然而，在步骤325中，可以使用任何合适沉积工艺来形成电阻层415。电阻层415通常是共形的。在一些实施例中，电阻层415的厚度可以介于1nm和30nm之间。在一些实施例中，电阻层415包括一种或多种金属氧化物。例如，一种或多种金属氧化物均选自由NiO、TiO、HfO、ZrO、WO3、Al2O3、TaO、MoO、CuO等所组成的组。
在步骤330中，第二电极层420形成在电阻层415上。通常使用CVD、PVD或ALD形成第二电极层420。然而，在步骤330中，可以使用任何合适沉积工艺来形成第二电极层420。第二电极层420通常是共形的。在一些实施例中，通过形成共形的第二电极层420，通常避免了平坦化第二电极层420的CMP工艺步骤。在一些实施例中，第二电极层420的厚度可以介于30nm和50nm之间。在一些实施例中，第二电极层420包括一种或多种金属。例如，一种或多种金属中的每种都选自由Pt、AlCu、TiN、Au、Ti、Ta、TaN、W、WN、Cu等所组成的组。
在步骤335中，如图4e所示，形成第二停止层425。第二停止层425形成在第二电极层420上方。通常使用CVD或PVD形成第二停止层425。然而，在步骤335中，可以使用任何合适沉积工艺来形成第二停止层425。第二停止层425是共形的，以简化（streamline）方法300中的随后工艺步骤。在一些实施例中，第二停止层425的厚度通常可以介于10nm和50nm之间。根据一些实施例，第二停止层425包括一种或多种电介质。例如，一种或多种电介质中的每种都选自由SiC、SiON、Si3N4等所组成的组。
图4f示出根据本发明的某些实施例在去除第二停止层425和第二电极层420的一部分之后，部分形成的RRAM单元的截面图的简化示图。在步骤340中，如图4f所示，去除第二停止层425和第二电极层420的所选部分。通常使用利用掩模的光刻工艺去除第二停止层425和第二电极层420的所选部分。根据一些实施例，可以使用干蚀刻工艺蚀刻第二停止层425和第二电极层420，然而，可以使用任何合适蚀刻工艺。去除第二停止层425的足够部分以在RRAM单元内形成第二停止层部分430，并且去除第二电极层420的足够部分以形成第二电极260。仅去除第二停止层425和第二电极层420的足够部分，使得第二停止层部分430和第二电极层420在电阻层415上方形成超出第一停止层405中的开口470（参见图4c）所限定的区域延伸的第一唇状区。根据一些实施例，第一唇状区可以在每侧超出开口470延伸10nm至60nm。
图4g示出根据本发明的某些实施例在去除电阻层415、第一电极层410以及第一停止层405的多个部分之后，部分形成的RRAM单元的截面图的简化示图。在步骤345中，如图4g所示，去除电阻层415、第一电极层410以及第一停止层405的所选部分。通常使用利用掩模的光刻工艺去除电阻层415、第一电极层410以及第一停止层405的所选部分。根据一些实施例，可以使用干蚀刻工艺蚀刻电阻层415、第一电极层410以及第一停止层405，然而，可以使用任何合适蚀刻工艺。去除电阻层415的足够部分以形成RRAM电阻层250，去除第一电极层410的足够部分以形成第一电极240，以及去除第一停止层405的足够部分以在RRAM单元中形成第一停止层230并且在半导体器件的逻辑部分中形成减薄的第三停止层435。仅去除电阻层415和第一电极层410的足够部分，使得RRAM电阻层250和第一电极层240在第一停止层230上方共同形成超出由第一停止层405中的开口470（参见图4c）所限定的区域延伸的第二唇状区。根据一些实施例，第二唇状区可以在每侧上超出开口470延伸10nm至60nm。在一些实施例中，第二唇状区在每侧上超出开口470延伸与第一唇状区基本相同的距离。在一些实施例中，第二唇状区在每侧上超出第一唇状区延伸10nm至30nm。仅去除第一停止层405的足够厚度，使得可以在随后工艺步骤中使用剩余的第一停止层230和减薄的第三停止层435。
图4h示出根据本发明的某些实施例通过在其上形成第二介电区440而部分形成的RRAM单元的截面图的简化示图。在步骤350中，通常使用CVD、PVD或ALD形成第二介电区440。然而，在步骤350中，可以使用任何合适沉积工艺来形成第二介电区440。
图4i示出根据本发明的某些实施例通过在第二介电区440、第二停止层部分430以及减薄的第三停止层435中形成的通孔沟槽460和465而部分形成的RRAM单元的截面图的简化示图。在步骤355中，选择性地去除第二介电区440、第二停止层部分430以及减薄的第三停止层435的部分，以如图4i所示，分别在部分形成的RRAM单元和逻辑区域中形成通孔沟槽460和465。通常使用利用掩模的光刻工艺产生通孔沟槽460和通孔沟槽465。根据一些实施例，通孔沟槽460和465可以要求两步蚀刻工艺。第一蚀刻步骤可以用于选择性地去除第二介电区440中期望通孔沟槽460和465定位的部分。第二蚀刻步骤可以用于选择性地去除第二停止层部分430和减薄的第三停止层435中期望通孔沟槽460和通孔沟槽465定位的部分。因为第一金属层220和第二停止层部分430之间的RRAM单元的厚度相对于第二介电区440位于第二停止层部分430和减薄的第三停止层435上方的厚度充分小，所以可以使用相同工艺步骤在RRAM单元中形成通孔沟槽460并且在逻辑区域中形成通孔沟槽465。在某些实施例中，谨慎地控制第一蚀刻步骤的持续时间，使得该持续时间足够长而没有过蚀刻第二停止层部分430，从而可能在第二蚀刻步骤期间对RRAM单元造成损害，但是该持续时间足够长以在逻辑区域中暴露减薄的第三停止层435。
在步骤360中，在第二介电区440中形成第二金属图案。通常使用利用掩模的光刻工艺去除第二介电区440的多个部分，以形成第二金属图案。根据一些实施例，可以使用干蚀刻工艺蚀刻第二介电区，然而，可以使用任何合适蚀刻工艺。
在步骤365中，在第二介电区440中形成通孔280和285、第二金属层290以及第四金属层295，以如图2所示，形成RRAM单元。通常使用CVD、PVD或ALD形成通孔280和285、第二金属层290以及第四金属层295。然而，在步骤365中可以使用任何合适沉积步骤，以形成通孔280和285、第二金属层290以及第四金属层295。
图5是根据本发明的一些实施例用于制造RRAM单元的方法500的简化示图。如图5所示，方法500包括：用于提供具有第一金属层的衬底的步骤305，用于形成第一停止层的步骤310，用于选择性地去除第一停止层的步骤315、用于形成第一电极层的步骤320，用于形成电阻层的步骤325，用于形成第二电极层的步骤330，用于形成第二停止层的步骤335，用于选择性地去除第二停止层和第二电极层的步骤340，用于形成间隔层的步骤510，用于选择性地去除电阻层、第一电极以及第一停止层的步骤520、用于形成第二介电层的步骤520，用于形成通孔沟槽的步骤540，用于形成第二金属层图案的步骤550以及用于形成通孔和第二金属层的步骤560。根据某些实施例，可以使用本领域普通技术人员所认识到的步骤305至步骤340和步骤510至步骤560中的改变实施制造RRAM单元的方法500。
以下将参考图4a至图4f和图6a至图6e中的一系列截面图进一步描述方法500。
图4f示出在实施步骤305至步骤340之后，部分形成的RRAM的截面图的简化示图。以上关于方法300以及图3和图4a至图4f对步骤305至步骤340进行了描述并且这里不再重复。
图6a示出在形成间隔层610之后的不完全形成的RRAM单元的截面图的简化示图。通常使用CVD、PVD或ALD形成间隔层610。然而，在步骤510中可以使用任何合适沉积工艺，以超出第一唇状区环绕第二停止层部分430和第二电极260的边缘在电阻层415上方形成间隔层610。间隔层610通常是共形的。在一些实施例中，间隔层610的厚度可以介于40nm和100nm之间。在一些实施例中，间隔层610的厚度可以与第二电极260和第二停止层270的组合厚度基本相同。在一些实施例中，间隔层610包括一种或多种氧化物和/或一种或多种氮化物。
图6b示出根据本发明的某些实施例在去除电阻层415、第一电极层410以及第一停止层405的多个部分之后，部分形成的RRAM单元的截面图的简化示图。在步骤520中，如图6b所示，去除电阻层415、第一电极层410以及第一停止层405的所选部分。通常使用利用掩模的光刻工艺去除电阻层415、第一电极层410以及第一停止层405的所选部分。根据一些实施例，可以使用干蚀刻工艺蚀刻电阻层415、第一电极层410以及第一停止层405，然而可以使用任何合适蚀刻工艺。去除电阻层415的足够部分以形成RRAM电阻层250，去除第一电极层410的足够部分以形成第一电极240，并且去除第一停止层405的足够部分，以在RRAM单元内形成第一停止层230而在半导体器件的逻辑部分中形成减薄的第三停止层435。仅去除电阻层415和第一电极层410的足够部分，使得RRAM电阻层250和第一电极层240在第一停止层230上方共同形成超出由第一停止层405中的开口470（参见图4c）所限定的区域延伸的第二唇状区。根据一些实施例，间隔层610可以帮助防止在超出第一唇状区延伸的第二唇状区的部分中去除电阻层250和第一电极层240。根据一些实施例，第二唇状区可以在每侧上超出开口470延伸10nm至60nm。根据一些实施例，第二唇状区可以在每侧上超出第一唇状区延伸10nm至30nm。仅去除第一停止层405的足够厚度，使得可以在随后工艺步骤中使用剩余的第一停止层230和减薄的第三停止层435。
图6c示出根据本发明的某些实施例通过在其上形成第二介电区620而部分形成的RRAM单元的截面图的简化示图。在步骤530中，通常使用CVD、PVD或ALD形成第二介电区620。然而，在步骤530中，可以使用任何合适沉积步骤来形成第二介电区620。
图6d示出根据本发明的某些实施例通过在第二介电区620、第二停止层部分430以及减薄的第三停止层435中形成的通孔沟槽460和465而部分形成的RRAM单元的截面图的简化示图。在步骤540中，选择性地去除第二介电区620、第二停止层部分430以及减薄的第三停止层435的多个部分，以如图6d所示，分别在部分形成的RRAM单元和逻辑区域中形成通孔沟槽460和465。通常使用利用掩模的光刻工艺制造通孔沟槽460和465。根据一些实施例，通孔沟槽460和465可以要求两步蚀刻工艺。第一蚀刻步骤可以用于选择性地去除第二介电区620中期望通孔沟槽460和465定位的部分。第二蚀刻步骤可以用于选择性地去除第二停止层部分430和减薄的第三停止层435中期望通孔沟槽460和465定位的部分。因为第一金属层220和第二停止层部分430之间的RRAM单元的厚度相对于第二介电区620位于第二停止层部分430和减薄的第三停止层435上方的厚度充分小，所以可以使用相同工艺步骤在RRAM单元中形成通孔沟槽460并且在逻辑区域中形成通孔沟槽465。在某些实施例中，谨慎地控制第一蚀刻步骤的持续时间，使得该持续时间足够长以未过蚀刻第二停止层部分430，从而可能导致在第二蚀刻步骤期间对RRAM单元造成损害，但是该持续时间足够长以在逻辑区域中暴露减薄的第三停止层435。
在步骤550中，形成在第二介电区620中第二金属图案。通常使用利用掩模的光刻工艺去除第二介电区620的多个部分，以形成第二金属图案。根据一些实施例，可以使用干蚀刻工艺蚀刻第二介电区，然而，可以使用任何合适蚀刻工艺。
图6e示出根据本发明的某些实施例的RRAM单元600的截面图的简化示图。在步骤560中，如图6e所示，在第二介电区620中形成通孔280和285、第二金属层290以及第四金属层295，以形成RRAM单元600。通常使用CVD、PVD或ALD形成通孔280和285、第二金属层290以及第四金属层295。然而，可以在步骤560中使用任何合适沉积工艺，以形成通孔280和285、第二金属层290以及第四金属层295。
如图6e所示，可以在包括具有嵌入式第一金属层220的第一介电区210的衬底上形成RRAM单元600。第一金属层220可以用作第一接触件，并且用于将RRAM单元600连接至半导体器件中的其他电路。第一金属层220可以位于包括第一金属化层、第二金属化层、第三金属化层、第四金属化层或第五金属化层中的任一个的半导体器件的任何金属化层中。
第一停止层230形成在第一介电区210和第一金属层220上方。去除第一停止层230的一部分，以制造可以暴露RRAM单元600的第一金属层220的至少一部分的开口。在一些实施例中，第一停止层230的厚度通常介于10nm和50nm之间。根据一些实施例，第一停止层230包括一种或多种电介质。例如，一种或多种电介质中的每种都选自由SiC、SiON、Si3N4等所组成的组。
第一电极240共形地形成在第一停止层230和暴露的第一金属层220上方。第一电极240在暴露的第一金属层220上方延伸并且形成在第一停止层230的一部分上方延伸的第二唇状区的部分。在一些实施例中，第二唇状区可以超出第一停止层230中的开口延伸在20nm和60nm之间改变的距离。在一些实施例中，第一电极240的厚度可以在3nm和50nm之间改变。在一些实施例中，第一电极240包括一种或多种金属。例如，一种或多种金属中的每种都选自由Pt、AlCu、TiN、Au、Ti、Ta、TaN、W、WN、Cu等所组成的组。
电阻层250共形地形成在第一电极240上方。电阻层250在第一电极240上方延伸并且形成延伸到与第一电极240基本相同的宽度的第二唇状区的部分。在一些实施例中，电阻层250的厚度可以在1nm和30nm之间改变。在一些实施例中，电阻层250包括一种或多种金属氧化物。例如，一种或多种金属氧化物都选自由NiO、TiO、HfO、ZrO、ZnO、WO3、Al2O3、TaO、MoO、CuO等所组成的组。在一些实施例中，电阻层可以包括电阻率的等级约为1014Ω·cm的HfO。根据一些实施例，电阻层250具有在100kΩ和10MΩ之间改变的高电阻状态和在1kΩ和100kΩ之间改变的低电阻状态。
第二电极260共形地形成在电阻层250上。第二电极260在电阻层250上方延伸并且形成在电阻层250的一部分上方延伸的第一唇状区的部分。在一些实施例中，第一唇状区可以在电阻层250上方延伸到电阻层250的相应第二唇状区的端部的10nm至30nm内。在一些实施例中，第二电极260的厚度可以在3nm和50nm之间改变。在一些实施例中，第二电极260包括一种或多种金属。例如，一种或多种金属中的每种都选自由Pt、AlCu、TiN、Au、Ti、Ta、TaN、W、WN、Cu等所组成的组。
第二停止层270共形地形成在第二电极260上。第二停止层270在第二电极260上方延伸并且形成延伸到与第二电极260基本相同的宽度的第一唇状区的部分。从第二停止层270的中心区域去除第二停止层270的一部分，以暴露第二电极260的一部分，使得可以进行电连接。在一些实施例中，第二停止层270的厚度可以在10nm和50nm之间改变。根据一些实施例，第二停止层270包括一种或多种电介质。例如，一种或多种电介质中的每种都选自由SiC、SiON、Si3N4等所组成的组。
间隔层610超出第一唇状区共形地形成在电阻层250上。在一些实施例中，间隔层610超出第一唇状区延伸到与第二唇状区基本相同的宽度。在一些实施例中，间隔层610的厚度可以介于40nm和100nm之间。在一些实施例中，间隔层610的厚度可以与第二电极260和第二停止层270的组合厚度基本相同。在一些实施例中，间隔层610包括一种或多种氧化物和/或一种或多种氮化物。
RRAM单元600通过形成在第二金属层290和第二电极260之间的通孔280连接至第二金属层290。RRAM单元600的上部嵌入第二介电区630中。第二金属层290可以位于包括第二金属化层、第三金属化层、第四金属化层、第五金属化层或第六金属化层中的任一个的半导体器件的金属化层中。
图6e还示出相同半导体器件的相应逻辑区域中的一种可能结构。例如，示出连接嵌入第二介电区215中的第三金属层225的互连通孔285。互连通孔285穿过第三停止层235连接第三金属层225和第四金属层295。互连通孔285可以基本嵌入第四介电区298中。还如图6e所示，并排示出RRAM单元600和相应逻辑区域，以示出半导体器件的各个区域中的各个层之间的关系。例如，第一介电区210和第三介电区215可以相同，第一金属层220和第三金属层225可以位于半导体器件的相同金属化层中，第一停止层230和第三停止层235可以相同，第二介电区630和第四介电区298可以相同，并且第二金属层290和第四金属层295可以均位于半导体器件的相同金属化层中。
图7是根据本发明的某些实施例的包括一种或多个RRAM单元710和I/O电路720的器件700的简化示图。器件700的实例包括处理器、控制器、逻辑器件等，其中，RRAM单元710至少部分地提供嵌入式存储器。在可选实施例中，器件700可以是独立存储器件，其中，器件700的主要部分包括RRAM单元710。根据某些实施例，RRAM单元710可以是RRAM单元200和/或RRAM单元600。
根据某些实施例，形成在半导体器件中的存储单元包括：第一电极，通过第一介电层中的第一开口共形地形成；第一介电层，形成在包括第一金属层的衬底上，第一开口，被配置成允许第一电极和第一金属层之间的物理接触。存储单元进一步包括：电阻层，共形地形成在第一电极上；间隔层，共形地形成在电阻层上；第二电极，共形地形成在电阻层上；以及第二介电层，共形地形成在第二电极上，第二介电层包括第二开口。第一电极和电阻层共同地包括超出由第一开口所限定的区域延伸第一距离的第一唇状区。第二电极和第二介电层共同地包括超出由第一开口所限定的区域延伸第二距离的第二唇状区。间隔层在电阻层上方从第二距离延伸到第一距离。第二电极使用延伸穿过第二开口的通孔连接至第二金属层。
在一些实施例中，第一唇状区处于第一高度，第一高度不同于位于由第一开口所限定的区域中的相应第一电极和电阻层的第二高度。在一些实施例中，第二唇状区处于第三高度，第三高度不同于第一高度、第二高度、以及位于由第一开口所限定的区域中的相应第二电极和第二介电层的第四高度。在一些实施例中，第一电极包括选自由Pt、AlCu、TiN、Au、Ti、Ta、TaN、W、WN和Cu所组成的组的至少一种材料。在一些实施例中，第二电极包括选自由Pt、AlCu、TiN、Au、Ti、Ta、TaN、W、WN和Cu所组成的组的至少一种材料。在一些实施例中，电阻层包括选自由NiO、TiO、HfO、ZrO、ZnO、WO3、Al2O3、TaO、MoO以及CuO所组成的组中的至少一种材料。在一些实施例中，第一介电层包括选自由SiC、SiON以及Si3N4所组成的组中的至少一种材料。在一些实施例中，所述第二介电层包括选自由SiC、SiON以及Si3N4所组成的组中的至少一种材料。
在一些实施例中，第一介电层和第二介电层是停止层。在一些实施例中，第一电极的厚度在3nm和50nm之间改变。在一些实施例中，第二电极的厚度在3nm和50nm之间改变。在一些实施例中，电阻层的厚度在1nm和30nm之间改变。在一些实施例中，第一介电层的厚度在10nm和50nm之间改变。在一些实施例中，第二介电层的厚度在10nm和50nm之间改变。在一些实施例中，第二距离在10nm和30nm之间改变，并且第一距离介于10nm和30nm之间并且长于第二距离。在一些实施例中，间隔层包括选自由氧化物和氮化物所组成的组中的至少一种。在一些实施例中，第一距离和第二距离介于10nm和60nm之间。在一些实施例中，第一电极、电阻层以及第二电极形成在第三金属化层的顶部和第四金属化层的顶部之间，第三金属化层是第一金属层，并且第四金属化层是第二金属层。在一些实施例中，第一电极、电阻层、以及第二电极形成在第四金属化层的顶部和第五金属化层的顶部之间，第四金属化层是第一金属层，并且第五金属化层是第二金属层。在一些实施例中，电阻层包括在100kΩ和10MΩ之间改变的高电阻状态，以及电阻层包括在1kΩ和100kΩ之间改变的低电阻状态。
根据某些实施例，一种形成存储单元的方法包括：形成包括第一金属层的衬底；在衬底上形成第一介电层；形成穿过第一介电层中的第一开口的共形第一电极；在第一电极上形成共形电阻层；在电阻层上形成共形间隔层；在电阻层上形成共形第二电极；在第二电极上形成共形第二介电层，第二介电层包括第二开口；以及使用延伸穿过第二开口的通孔，将第二电极连接至第二金属层。第一开口被配置成允许第一电极和第一金属层之间的物理接触。用于形成共形第一电极和共形电阻层的步骤包括：形成超出由第一开口所限定的区域延伸第一距离的第一唇状区。用于形成共形第二电极和共形第二介电层的步骤包括：形成超出由第一开口所限定的区域延伸第二距离的第二唇状区。用于形成间隔层的步骤包括：在第二距离和第一距离之间在第二唇状区下方的电阻层上形成间隔层。
在一些实施例中，第一唇状区处于第一高度，第一高度不同于位于由第一开口所限定的区域中的相应第一电极和电阻层的第二高度。在一些实施例中，第一唇状区处于第三高度，第三高度不同于第一高度、所述第二高度、以及位于由第一开口限定的区域中的相应第二电极和第二介电层的第四高度。在一些实施例中，第二距离比第一距离更短。在一些实施例中，用于形成共形第一电极和共形第二电极的步骤不包括化学-机械抛光（CMP）工艺。
根据某些实施例，一种半导体器件包括：一个或多个存储单元。一个或多个存储单元中的每个都包括：第一电极，穿过第一介电层中的第一开口共形地形成；第一介电层，形成在包括第一金属层的衬底上；第一开口，被配置成允许第一电极和第一金属层之间的物理接触。一个或多个存储单元中的每个进一步包括：电阻层，共形地形成在第一电极上；间隔层，共形地形成在电阻层上；第二电极，共形地形成在电阻层上；以及第二介电层，共形地形成在第二电极上，第二介电层包括第二开口。第一电极和电阻层共同地包括超出由第一开口所限定的区域延伸第一距离的第一唇状区。第二电极和第二介电层共同地包括超出由第一开口所限定的区域延伸第二距离的第二唇状区。间隔层在电阻层上方从第二距离延伸到第一距离。第二电极使用延伸穿过第二开口的通孔连接至第二金属层。第一唇状区处于第一高度，第一高度不同于位于由第一开口所限定的区域中的相应第一电极和电阻层的第二高度。第二唇状区处于第三高度，第三高度不同于第一高度、所述第二高度、以及位于由第一开口所限定的区域中的相应第二电极和第二介电层的第四高度。
以上概述了多个实施例的特征，使得本领域技术人员可以更好地理解详细说明。本领域技术人员应该想到，他们可以使用本发明作为基础来设计或修改用于实现与在此介绍的实施例相同的目的和/或实现与其相同的优点的其他工艺和结构。本领域技术人员还应该认识到，这样的等效结构不脱离本发明的精神和范围，并且他们可以在此作出多种改变、替换和更改，而不脱离本发明的精神和范围。

Claims (20)

1.一种形成在半导体器件中的存储单元，所述存储单元包括：
第一电极，穿过第一介电层中的第一开口共形地形成，所述第一介电层形成在包括第一金属层的衬底上，所述第一开口被配置成允许所述第一电极和所述第一金属层之间的物理接触；
电阻层，共形地形成在所述第一电极上；
间隔层，共形地形成在所述电阻层上；
第二电极，共形地形成在所述电阻层上；以及
第二介电层，共形地形成在所述第二电极上，所述第二介电层包括第二开口；
其中：
所述第一电极和所述电阻层共同包括在所述第一介电层上方超出由所述第一开口所限定的区域横向延伸第一距离的第一唇状区；
所述第二电极和所述第二介电层共同包括在所述电阻层上方超出由所述第一开口所限定的区域横向延伸第二距离的第二唇状区，其中，所述第二距离小于所述第一距离；
所述间隔层在所述电阻层上方从所述第二距离横向延伸到所述第一距离；以及
所述第二电极使用延伸穿过所述第二开口的通孔连接至第二金属层。
2.根据权利要求1所述的形成在半导体器件中的存储单元，其中：
所述第一唇状区处于第一高度，所述第一高度不同于位于由所述第一开口所限定的区域中相应的所述第一电极和所述电阻层的第二高度；以及
其中，所述第二唇状区处于第三高度，所述第三高度不同于所述第一高度、所述第二高度以及位于由所述第一开口限定的区域中相应的所述第二电极和所述第二介电层的第四高度。
3.根据权利要求1所述的形成在半导体器件中的存储单元，其中：
所述第一电极包括选自由Pt、AlCu、TiN、Au、Ti、Ta、TaN、W、WN和Cu所组成的组中的至少一种材料；
所述第二电极包括选自由Pt、AlCu、TiN、Au、Ti、Ta、TaN、W、WN和Cu所组成的组中的至少一种材料；
所述第一介电层包括选自由SiC、SiON以及Si3N4所组成的组中的至少一种材料；以及
所述第二介电层包括选自由SiC、SiON以及Si3N4所组成的组中的至少一种材料。
4.根据权利要求1所述的形成在半导体器件中的存储单元，其中，所述电阻层包括选自由NiO、TiO、HfO、ZrO、ZnO、WO3、Al2O3、TaO、MoO以及CuO所组成的组中的至少一种材料。
5.根据权利要求1所述的形成在半导体器件中的存储单元，其中，所述第一介电层和所述第二介电层是停止层。
6.根据权利要求1所述的形成在半导体器件中的存储单元，其中：
所述第一电极的厚度在3nm和50nm之间改变；以及
所述第二电极的厚度在3nm和50nm之间改变。
7.根据权利要求1所述的形成在半导体器件中的存储单元，其中，所述电阻层的厚度在1nm和30nm之间改变。
8.根据权利要求1所述的形成在半导体器件中的存储单元，其中：
所述第一介电层的厚度在10nm和50nm之间改变；以及
所述第二介电层的厚度在10nm和50nm之间改变。
9.根据权利要求1所述的形成在半导体器件中的存储单元，其中：
所述第二距离在10nm和30nm之间改变；以及
所述第一距离比所述第二距离长10nm和30nm之间。
10.根据权利要求1所述的形成在半导体器件中的存储单元，其中，所述间隔层包括选自由氧化物和氮化物所组成的组中的至少一种。
11.根据权利要求10所述的形成在半导体器件中的存储单元，其中，所述第一距离和所述第二距离均介于10nm和60nm之间。
12.根据权利要求1所述的形成在半导体器件中的存储单元，其中，所述第一电极、所述电阻层以及所述第二电极形成在第三金属化层的顶部和第四金属化层的顶部之间，所述第三金属化层是所述第一金属层，并且所述第四金属化层是所述第二金属层。
13.根据权利要求1所述的形成在半导体器件中的存储单元，其中，所述第一电极、所述电阻层以及所述第二电极形成在第四金属化层的顶部和第五金属化层的顶部之间，所述第四金属化层是所述第一金属层，并且所述第五金属化层是所述第二金属层。
14.根据权利要求1所述的形成在半导体器件中的存储单元，其中：
所述电阻层包括在100kΩ和10MΩ之间改变的高电阻状态；以及
所述电阻层包括在1kΩ和100kΩ之间改变的低电阻状态。
15.一种形成存储单元的方法，所述方法包括：
形成包括第一金属层的衬底；
在所述衬底上形成第一介电层；
穿过第一介电层中的第一开口形成共形的第一电极，所述第一开口被配置成允许所述第一电极和所述第一金属层之间的物理接触；
在所述第一电极上形成共形的电阻层；
在所述电阻层上形成共形的间隔层；
在所述电阻层上形成共形的第二电极；
在所述第二电极上形成共形的第二介电层，所述第二介电层包括第二开口；以及
使用延伸穿过所述第二开口的通孔将所述第二电极连接至第二金属层；
其中：
用于形成所述共形的第一电极和所述共形的电阻层的步骤包括：在所述第一介电层上方形成超出由所述第一开口所限定的区域横向延伸第一距离的第一唇状区；
用于形成所述共形的第二电极和所述共形的第二介电层的步骤包括：在所述电阻层上方形成超出由所述第一开口所限定的所述区域横向延伸第二距离的第二唇状区，其中，所述第二距离小于所述第一距离；以及
用于形成所述间隔层的步骤包括：在所述第二距离和所述第一距离之间在所述第二唇状区下方的所述电阻层上形成所述间隔层，其中，所述间隔层在所述电阻层上方从所述第二距离横向延伸到所述第一距离。
16.根据权利要求15所述的形成存储单元的方法，其中，所述第一唇状区处于第一高度，所述第一高度不同于位于由所述第一开口所限定的所述区域中相应的所述第一电极和所述电阻层的第二高度。
17.根据权利要求16所述的形成存储单元的方法，其中，所述第二唇状区处于第三高度，所述第三高度不同于所述第一高度、所述第二高度以及位于由所述第一开口所限定的所述区域中相应的所述第二电极和所述第二介电层的第四高度。
18.根据权利要求15所述的形成存储单元的方法，其中，所述第二距离短于所述第一距离。
19.根据权利要求15所述的形成存储单元的方法，其中，用于形成所述共形的第一电极和所述共形的第二电极的步骤不包括化学-机械抛光(CMP)工艺。
20.一种半导体器件，包括：
一个或多个存储单元，所述一个或多个存储单元中的每个都包括：
第一电极，穿过第一介电层中的第一开口共形地形成，所述第一介电层形成在包括第一金属层的衬底上，所述第一开口被配置成允许所述第一电极和所述第一金属层之间的物理接触；
电阻层，共形地形成在所述第一电极上；
间隔层，共形地形成在所述电阻层上；
第二电极，共形地形成在所述电阻层上；以及
第二介电层，共形地形成在所述第二电极上，所述第二介电层包括第二开口；
其中，所述第一电极和所述电阻层共同包括在所述第一介电层上方超出由所述第一开口所限定的区域横向延伸第一距离的第一唇状区；
所述第二电极和所述第二介电层共同包括在所述电阻层上方超出由所述第一开口所限定的所述区域横向延伸第二距离的第二唇状区，其中，所述第二距离小于所述第一距离；
所述间隔层在所述电阻层上方从所述第二距离横向延伸到所述第一距离；
所述第二电极使用延伸穿过所述第二开口的通孔连接至第二金属层；
所述第一唇状区处于第一高度，所述第一高度不同于位于由所述第一开口所限定的所述区域中相应的所述第一电极和所述电阻层的第二高度；以及
所述第二唇状区处于第三高度，所述第三高度不同于所述第一高度、所述第二高度以及位于由所述第一开口所限定的所述区域中相应的所述第二电极和所述第二介电层的第四高度。
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