CN103761127B - 一种加载cpld芯片的装置及方法 - Google Patents

Abstract

本发明公开了一种CPLD芯片加载的装置及方法，仅通过在CPU和隔离模块之间增加一个低成本的计数模块，就可以保证CPU在上电复位时无论GPIO口的状态是高电平、低电平还是高阻态，均可以利用CPU的GPIO管脚模拟JTAG专用接口的时序，完成对CPLD芯片软件升级/更新的可靠加载。

Description

一种加载CPLD芯片的装置及方法

技术领域

本发明涉及通信技术领域，尤其涉及一种加载CPLD芯片的装置及方法。

背景技术

对于现有的通信设备来说，一般都通过CPLD（Complex Programmable LogicDevice，复杂可编程逻辑器件）芯片来实现看门狗、中断汇聚、IO控制和指示灯驱动等功能。对于制造商来说，初始设计的CPLD产品难免会有缺陷。如果所有缺陷产品都采取召回的方式，不仅成本高昂，同时也增加了用户中断使用的时间。为了降低成本，提高用户满意度，现有方案一般都是通过加载升级软件来修复CPLD产品缺陷。亦即，当初始设计的CPLD芯片有缺陷，通过发布新的升级软件来解决。

目前，使用最普遍的加载方式是通过JTAG（Joint Test Action Group，联合测试工作组）插座实现CPLD芯片的加载。具体地，业界通常使用CPU的GPIO（General PurposeInput/Output，通用输入输出）口来模拟CPLD产品上的JTAG接口时序来完成在线加载。硬件实现方式通常有两种：方式一为CPU的GPIO口直接和CPLD的JTAG接口相连，如图1所示；方式二为在GPIO口和JTAG接口之间通过隔离器件（例如74LCX244芯片）隔离连接，如图2所示。其中，对于第一种加载方式，在CPU上电复位时，要求GPIO口的状态为高阻态，以实现对CPLD芯片的正常加载；对于第二种加载方式，通过增加隔离器件，使得在生产加工时，PC通过J1插座来实现对CPLD的记载，在软件设计时，通过CPU的GPIO口模拟JTAG时序，完成CPLD产品的软件升级。但在进行升级时，需要控制74LCX244的使能端OE为低电平，以便CPU的GPIO口和CPLD的JTAG接口连通，从而实现对用户端设备CPLD的在线升级。

然而，在实现本发明的过程中，发明人发现现有技术方案中至少存在以下问题：

对于第一种加载方式而言，只适合CPU上电复位时GPIO状态为高阻态的场合，当GPIO的输出为低电平时，会造成J1和GPIO之间的冲突，从而使得生产加工时无法正常加载CPLD芯片。

对于第二种加载方式而言，通过分析74LCX244真值表可以看出，当OE端为高电平时，On输出为高阻态，其虽适合CPU上电复位时GPIO状态为高组态或高电平的场合。但是如果CPU上电复位时，CPU的GPIO输出为低电平状态，使能端OE为有效状态时，那么，同样会造成J1和GPIO之间的冲突。

发明内容

有鉴于此，本发明提供一种加载CPLD芯片的装置及方法，以解决无论何种应用场景下都能对CPLD芯片进行可靠地加载。

为了达到上述目的，本发明提供了一种加载CPLD芯片的装置，应用于包括CPU、计数模块、隔离模块和CPLD芯片的电子设备上，并通过CPU的GPIO模拟JTAG时序完成对CPLD芯片的可靠加载，所述装置包括有计数模块和隔离模块，其中，

所述CPLD芯片软件加载专用JTAG接口分别连接隔离模块的隔离管脚ON和加载插座J1；

隔离模块通过输入管脚In与CPU的GPIOx管脚连接，通过控制管脚OE连接计数模块的溢出管脚TCU，并接收来自计数模块的计数溢出信号，当接收到计数溢出信号时，控制隔离管脚ON处于低阻态打开状态；

计数模块的计数管脚与CPU的GPIO0管脚连接，清零管脚MR与CPU的GPIO1管脚相连；

进一步地，在计数模块的溢出管脚TCU与隔离模块的OE之间上拉VDD，使得计数模块的溢出管脚TCU初始时为高电平状态。

进一步地，当用户在线软加载CPLD芯片时，CPU上的GPIO管脚控制计数模块清零后计数。

进一步地，所述CPU上的GPIO管脚控制计数模块清零后计数，具体为：

CPU上GPIO1管脚输出高电平信号，使能清零管脚MR对计数模块进行清零；

CPU上GPIO0管脚输出高电平信号，从而使计数模块进行计数。

进一步地，在计数模块上的清零管脚MR对计数模块进行清零期间，CPU上GPIO0管脚保持为低电平，以便在清零期间计数模块的计数管脚不计数。

进一步地，当计数模块的计数超过设计的最大值后，计数模块的溢出管脚TCU输出计数溢出信号，隔离模块的控制管脚OE接收到计数溢出信号后，控制隔离管脚ON处于低阻态打开状态；

CPU上GPIOx管脚模拟输出JTAG时序进行CPLD在线加载。

进一步地，当CPLD芯片加载完成后，隔离模块的隔离管脚OE又重新恢复到高电平状态，使得隔离模块又变成隔离状态，回到初始状态。

本发明同时提供一种加载CPLD芯片的方法，应用于包括CPU、计数模块、隔离模块和CPLD芯片的电子设备上，并通过CPU的GPIO模拟JTAG时序完成对CPLD芯片的可靠加载，其中所述方法包括：

在用户需要对CPLD芯片进行加载时，根据CPU的GPIO管脚所输出的电平信号控制计数模块清零后计数；

当所述计数模块的计数超过最大值后其溢出管脚TCU产生计数溢出信号，以使隔离模块的隔离管脚ON处于低阻态打开状态，控制CPU完成对CPLD芯片的加载。

进一步地，所述CPU上的GPIO管脚控制计数模块清零后计数，具体为：

CPU上GPIO1管脚输出高电平信号，使能清零管脚MR对计数模块进行清零；

CPU上GPIO0管脚输出高电平信号，从而使计数模块进行计数。

进一步地，在计数模块上的清零管脚MR对计数模块进行清零期间，CPU上GPIO0管脚保持为低电平，以便在清零期间计数模块的计数管脚不计数。

进一步地，当CPLD芯片加载完成后，隔离模块的隔离管脚OE又重新恢复到高电平状态，使得隔离模块又变成隔离状态，回到初始状态。

与现有技术相比，本发明具有以下优点：无论CPU的GPIO管脚处于何种状态（高电平、低电平或者高阻态），均能够实现对CPLD芯片的可靠加载。

附图说明

图1是现有技术中CPU的GPIO口和CPLD芯片的JTAG接口直接相连的硬件连接示意图；

图2是现有技术中CPU的GPIO口和CPLD芯片的JTAG接口通过74LCX244进行隔离连接后的硬件连接示意图；

图3是本发明示例性实施例提供的加载CPLD芯片的硬件连接模块示意图；

图4是本发明示例性实施例提供的以74HC193为计数器、以74LCX244为隔离器的本发明装置硬件连接示意图；

图5是本发明实施例提供的加载CPLD芯片的流程示意图。

具体实施方式

为使本领域技术人员更加清楚、明白，下面将结合本发明中的示例性实施例，对本发明的技术方案进行清楚、完整地描述。

如图3所示，为本发明示例性实施例提供的一种加载CPLD芯片的硬件连接示意图。在该图中，所述CPLD芯片软件加载专用JTAG接口分别连接隔离模块的隔离管脚ON和加载插座J1；隔离模块通过输入管脚In与CPU的GPIOx管脚连接，通过控制管脚OE连接计数模块的溢出管脚TCU，并接收来自计数模块的计数溢出信号，当接收到计数溢出信号时，控制隔离管脚ON处于低阻态打开状态，以便CPU的GPIOx管脚模拟JTAG时序，进而实现CPLD芯片的软件加载。计数模块的计数管脚与CPU的GPIO0管脚连接，清零管脚MR与CPU的GPIO1管脚相连。另外，在计数模块的溢出管脚TCU与隔离模块的OE之间上拉VDD，从而使得计数模块的溢出管脚TCU初始时为高电平状态。

与传统方案相比，本发明仅通过在CPU和隔离模块之间增加一个低成本的计数模块，就可以保证CPU在上电复位时无论GPIO口的状态是高电平、低电平还是高阻态，均可以利用CPU的GPIO管脚模拟JTAG专用接口的时序，完成对CPLD芯片软件升级/更新的可靠加载。

下面针对本发明方案，就CPU处于不同状态下实现CPLD芯片可靠加载的原理加以说明：

①上电复位

当CPU处于上电复位时，根据本发明方案，由于在计数模块的TCU与隔离模块的OE之间上拉一VDD，这样隔离模块的OE在初始时始终保持在高电平状态。而且，当CPU处于上电复位时，计数模块由于尚未开始计数，其溢出管脚TCU不会产生任何溢出信号，因而不会促发隔离模块的OE管脚的电平产生任何翻转。从而使得隔离模块上对应的ON端处于隔离状态，输出高阻态。

因此，当CPU处于上电复位时，不管CPU的GPIO管脚为高电平、低电平还是高阻态，隔离模块的OE管脚始终为高电平状态。这样，在生产加工时，由于JTAG专用加载座J1和CPU模拟JTAG时序的GPIO管脚时序被隔离，因此不存在冲突，从而实现在生产时可靠加载CPLD。

②计数清零

在使用过程中，如果用户想在线加载CPLD芯片，首先，控制CPU上的GPIO1管脚输出高电平信号，使能清零管脚MR对计数模块进行清零。同时，为使计数模块在此期间不计数，还需要控制CPU上GPIO0管脚保持为低电平，以便在清零期间计数模块的计数管脚不计数。上述控制均通过软件来实现。

此状态下，由于计数模块同样尚未开始计数，因而其溢出管脚不会产生任何溢出信号，不会促发隔离模块OE管脚的电平产生任何翻转，从而使得隔离模块的ON管脚处于隔离状态，输出为高阻态。这样，就可以保证计数模块在清零期间，由于JTAG专用加载座J1和CPU模拟JTAG时序的GPIO管脚时序被隔离，彼此间不存在冲突，从而在生产加工时，可以实现可靠加载CPLD。

③开始计数

当计数模块清零之后，软件通过CPU上GPIO0管脚输出高电平信号，从而使计数模块进行计数。在此状态下，由于计数模块虽然开始计数，但由于尚未达到计数模块的最大计数值，因而其溢出管脚也不会产生任何溢出信号，不会促发隔离模块的OE管脚的电平产生任何翻转，从而使得使隔离模块的ON管脚处于隔离状态，输出为高阻态。

这样，同样可以保证计数模块在计数期间，由于JTAG专用加载座J1和CPU上模拟JTAG时序的GPIO管脚时序被隔离，彼此间不存在冲突，从而在生产加工时，可以实现可靠加载CPLD。

④在线加载

当计数模块的计数超过设计的最大值后，计数模块的溢出管脚TCU将产生一个计数溢出信号。该计数溢出信号与初始状态的TCU管脚信号经过逻辑与非门后，将促使当前隔离模块的OE管脚接收一个对应的低电平信号，隔离模块ON管脚据此将自身由隔离状态改变为打开状态，输出低阻态，使得CPU的GPIOx管脚与CPLD芯片的JTAG接口间的电路处于连通状态。

此状态下，软件控制CPU模拟输出JTAG时序进行CPLD在线加载，CPLD芯片的JTAG接口接收到该时序后，就可以通过加载插座J1实现软件的可靠加载。进一步地，当CPLD芯片加载完成后，该CPLD芯片所在的单板（未图示）将进行复位重启，此时，隔离模块的隔离管脚OE又重新恢复到高电平状态，使得隔离模块又变成隔离状态，回到初始状态。

下面以74HC193计数器为计数模块、74LCX244隔离器为隔离模块为例，详细描述本发明。如图4所示，在本发明方案中，具体采用74HC193计数器的溢出位TCU连接74LCX244隔离器使能端OE，并行置位端子PL上拉到VDD，使之置为无效状态，减计数时钟输入端子CPD也上拉到VDD，一并置为无效状态。加计数时钟输入端子接CPU的GPIO0管脚，计数器清零端子MR接CPU的GPIO1管脚。CPLD芯片软件加载专用接口JTAG管脚分别连接74LCX244隔离器的输出管脚On和插座J1；进一步地，74LCX244隔离器通过输入管脚In与CPU的GPIOx管脚连接。其中，在74HC193计数器的TCU管脚与74LCX244隔离器的OE之间设置上拉VDD电阻，从而使得计数芯片的TCU初始时为高电平状态。在该应用场景下，通过本发明为用户提供在线加载CPLD芯片如图5所示，包括以下流程：

步骤501，当用户需要在线软加载CPLD芯片时，CPU上的GPIO1管脚控制74HC193计数器清零后计数。

用户在使用CPLD芯片的过程中，当需要对CPLD芯片内加载的软件进行升级和／或更新时，就需要对CPLD芯片进行在线软加载，为了实现本发明目的，需要进行如下步骤：

首先，CPU控制GPIO1管脚输出高电平信号，使能清零MR管脚对74HC193计数器进行清零。

具体的，CPU通过控制GPIO1管脚向所连接的计数器74HC193的MR管脚输出高电平信号进而对MR管脚后的计数器芯片74HC193进行清零。在对计数器芯片74HC193清零期间，为防止计数器芯片74HC193产生新的计数，CPU进一步控制自身与计数器74HC193的加计数管脚连接的GPIO0管脚输出低电平信号，从而使得74HC193的加计数管脚处于无效不使能状态，以保证在计数器74HC193的数值清零期间，不会进行任何计数。这样，在计数芯片74HC193清零期间，其溢出位TCU管脚必然不会有任何溢出信号，而由于本发明在设计计数芯片74HC193的初始状态时，在TCU与隔离芯片的OE之间上拉一VDD电阻，从而使得74HC193计数芯片此时的TCU必然为高电平状态。

其次，CPU控制GPIO0管脚输出高电平信号，与加计数管脚连接的GPIO0管脚使计数芯片进行计数。

具体地，当完成对74HC193计数器的计数清零后，CPU控制GPIO0管脚输出高电平信号，使得加计数管脚处于使能状态，此时计数器74HC193将通过接收外部周期性的时钟信号进而实现计数。其中，由于所选取的计数器74HC193为双4位2进制的计数器，故，该计数器计数为15时，为一个完整的计数周期。当计数超过15后，将会导致溢出位TCU管脚产生计数溢出信号，进而促使隔离芯片的OE端的电平产生翻转。

步骤502，当74HC193计数器计数达到最大值后产生计数溢出信号，促使隔离芯片的OE管脚上的电平产生翻转，进而使得隔离芯片的ON管脚处于低阻态打开状态。

具体的，当74HC193计数器计数到15时，当计第16个数时，该计数器74HC193的溢出位TCU管脚将输出一个溢出位高电平信号，此信号与初始TCU高电平信号经过逻辑与非门后将在隔离器74LCX244的OE管脚端产生一低电平信号。进而促使隔离器74LCX244的ON管脚处于低阻态打开状态，此时，CPU的GPIOx管脚与CPLD芯片的JATG接口间电性连通。

步骤503，CPU上的GPIOx管脚模拟JTAG时序，完成对CPLD芯片的在线加载。

具体地，由于此时74LCX244隔离器的ON管脚处于低阻态打开状态，因此，CPU的GPIOx管脚与CPLD芯片的JATG接口间电性连通。此时，软件控制CPU的GPIOx管脚模拟的JTAG时序将被CPLD芯片上的JTAG接口接收到。当CPLD芯片上的JTAG接口接收到该JTAG时序后，用户就可以通过J1插座完成对CPLD芯片的在线软加载。

需要说明的是，为了实现本发明目的，在此期间，还需要保持所述计数芯片74HC193的加计数管脚和计数清零MR管脚处于不使能状态。这样，在CPLD芯片在线加载软件期间，所述隔离芯片74LCX244由于其OE管脚一直使能，因此一直处于打开状态，直到所述CPLD芯片在线加载件完成。

当CPLD芯片在线完成软件升级/更新之后，所述CPLD芯片会进一步直接向CPU或者通过周边硬件电路向CPU发送加载完成的信号，以使其所在的单板进行复位。一旦单板复位，所述CPU将控制GPIOx管脚不再向CPLD的JTAG接口发送加载CPLD的JTAG模拟时序。同时控制计数芯片74HC193的TCU管脚恢复到初始状态的高电平状态，使得隔离芯片74LCX244又重新处于隔离状态，此时，CPU的GPIO管脚和CPLD芯片的JTAG接口之间再次无法连通。

表1是根据计数器74HC193器件手册绘制出的在应用本发明后CPU处于不同操作模式下，其上的各GPIO管脚和隔离器件74LCX244的OE、On管脚所处状态的真值表。

表174HC193的真值表

操作模式	GPIO0	GPIO1	GPIOx	OE	On
						上电复位	X	X	X	H	Z
计数清零	L	H	X	H	Z
						开始计数	↑	L	X	H	Z
在线加载	↓（15）	L	X	L	GPIOx

对于上述表1，其中的L指代的是低电平状态，H指代的是高电平状态，Z指代的是高阻态状态，X指代的是不关心，也即可以是H、L、Z三种状态中的任意一种状态，↑指代的是从低电平信号向高电平信号翻转，↓指代的是从高电平信号向低电平信号翻转，15指代的计数器达到最大计数值。

通过以上真值表可以发现，通过本发明这样简单的硬件电路设计，我们就可以保证当采用CPU的GPIO口来模拟JTAG时序在线加载CPLD芯片时，无论CPU上电复位时GPIO口的状态是高电平、低电平还是高阻态，均可以通过JTAG专用接口可靠加载CPLD芯片。

以上公开的仅为本发明的示例性实施例，但是，本发明并非局限于此，任何本领域的技术人员能思之的变化都应落入本发明的保护范围。

Claims (10)

1.一种加载CPLD芯片的装置，应用于包括CPU、计数模块、隔离模块和CPLD芯片的电子设备上，并通过CPU的GPIO模拟JTAG时序完成对CPLD芯片的可靠加载，其特征在于，所述装置包括有计数模块和隔离模块，其中，

所述CPLD芯片软件加载专用JTAG接口分别连接隔离模块的隔离管脚ON和加载插座J1；

隔离模块通过输入管脚In与CPU的GPIOx管脚连接，通过控制管脚OE连接计数模块的溢出管脚TCU，并接收来自计数模块的计数溢出信号，当接收到计数溢出信号时，控制隔离管脚ON处于低阻态接通状态；

计数模块的计数管脚与CPU的GPIO0管脚连接，清零管脚MR与CPU的GPIO1管脚相连；

进一步地，在计数模块的溢出管脚TCU与隔离模块的控制管脚OE之间上拉VDD，使得计数模块的溢出管脚TCU初始时为高电平状态。

2.如权利要求1所述的装置，其特征在于，当用户在线软加载CPLD芯片时，CPU上的GPIO管脚控制计数模块清零后计数。

3.如权利要求2所述的装置，其特征在于，所述CPU上的GPIO管脚控制计数模块清零后计数，具体为：

CPU上GPIO1管脚输出高电平信号，使能清零管脚MR对计数模块进行清零；

CPU上GPIO0管脚输出高电平信号，从而使计数模块进行计数。

4.如权利要求3所述的装置，其特征在于，在计数模块上的清零管脚MR对计数模块进行清零期间，CPU上GPIO0管脚保持为低电平，以便在清零期间计数模块的计数管脚不计数。

5.如权利要求3或4所述的装置，其特征在于，

当计数模块的计数超过设计的最大值后，计数模块的溢出管脚TCU输出计数溢出信号，隔离模块的控制管脚OE接收到计数溢出信号后，控制隔离管脚ON处于低阻态接通状态；

CPU上GPIOx管脚模拟输出JTAG时序进行CPLD在线加载。

6.如权利要求5所述的装置，其特征在于，当CPLD芯片加载完成后，隔离模块的隔离管脚OE又重新恢复到高电平状态，使得隔离模块又变成隔离状态，回到初始状态。

7.一种加载CPLD芯片的方法，应用于包括CPU、计数模块、隔离模块和CPLD芯片的电子设备上，并通过CPU的GPIO模拟JTAG时序完成对CPLD芯片的可靠加载，其特征在于，计数模块的溢出管脚TCU与隔离模块的控制管脚OE连接，在计数模块的溢出管脚TCU与隔离模块的控制管脚OE之间上拉VDD，使得计数模块的溢出管脚TCU初始时为高电平状态；所述方法包括：

在用户需要对CPLD芯片进行加载时，根据CPU的GPIO管脚所输出的电平信号控制计数模块清零后计数；

当所述计数模块的计数超过设计的最大值后，计数模块的溢出管脚TCU输出计数溢出信号，隔离模块的控制管脚OE接收到计数溢出信号后，控制隔离管脚ON处于低阻态接通状态，控制CPU完成对CPLD芯片的加载。

8.如权利要求7所述的方法，其特征在于，所述CPU上的GPIO管脚控制计数模块清零后计数，具体为：

CPU上GPIO1管脚输出高电平信号，使能清零管脚MR对计数模块进行清零；

CPU上GPIO0管脚输出高电平信号，从而使计数模块进行计数。

9.如权利要求8所述的方法，其特征在于，在计数模块上的清零管脚MR对计数模块进行清零期间，CPU上GPIO0管脚保持为低电平，以便在清零期间计数模块的计数管脚不计数。

10.如权利要求7所述的方法，其特征在于，当CPLD芯片加载完成后，隔离模块的隔离管脚OE又重新恢复到高电平状态，使得隔离模块又变成隔离状态，回到初始状态。