CN111045476B - 多核cpu系统下时序波形控制方法、系统、设备及介质 - Google Patents
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Abstract
本申请公开了一种多核CPU系统下时序波形控制方法、系统、设备及介质，应用于目标CPU，将目标定时器的定时器进程交付至另一CPU后，继续对定时器进程进行处理；判断是否满足预设条件，若是，则结束对定时器进程的处理。本申请提供的多核CPU系统下时序波形控制方法中，目标CPU将目标定时器的定时器进程交付给另一CPU后，继续对定时器进程进行处理，从而使得目标CPU可以继续输出目标定时器的时序波形，保证了在另一CPU激活目标定时器的期间，多核CPU系统仍然可以输出时序波形，保证了时序波形的持续性。本申请提供的一种多核CPU系统下时序波形控制系统、设备及计算机可读存储介质也解决了相应技术问题。
Description
技术领域
本申请涉及电子电路及半导体技术领域，更具体地说，涉及多核CPU系统下时序波形控制方法、系统、设备及介质。
背景技术
在电子电路及半导体技术领域中，芯片一般会带有一路或几路外设功能模块，然而，在实际应用中，仍会出现芯片外设不足甚至缺失的现象，此时，可以采用软件控制GPIO(General-purpose input/output，通用型之输入输出)接口来模拟外设时序以达到预期效果。
现有的一种采用软件控制GPIO接口来模拟外设时序的方法是：使用操作系统中的定时器来模拟外设时序。然而，由于现有的操作系统可能为多核CPU系统，并且可能进行CPU(central processing unit，中央处理器)核间的进程调度，也即可能将模拟外设时序的进程由一个CPU核调度到另一个CPU核，而CPU核激活模拟外设时序需要一定时长，由此使得多核CPU系统输出的时序波形的持续性较差。
综上所述，如何提高多核CPU系统输出的时序波形的持续性是目前本领域技术人员亟待解决的问题。
发明内容
本申请的目的是提供一种多核CPU系统下时序波形控制方法，其能在一定程度上解决如何提高多核CPU系统输出的时序波形的持续性的技术问题。本申请还提供了一种多核CPU下时序波形控制系统、设备及计算机可读存储介质。
为了实现上述目的，本申请提供如下技术方案：
一种多核CPU系统下时序波形控制方法，应用于目标CPU，包括：
将目标定时器的定时器进程交付至另一CPU后，继续对所述定时器进程进行处理；
判断是否满足预设条件，若是，则结束对所述定时器进程的处理。
优选的，所述继续对所述定时器进程进行处理，包括：
对所述定时器进程进行克隆，得到克隆定时器进程；
将所述克隆定时器进程标记为虚拟进程；
创建载体进程，对所述虚拟进程进行处理。
优选的，所述继续对所述定时器进程进行处理，包括：
按照固定频率继续对所述定时器进程进行处理。
优选的，所述按照固定频率继续对所述定时器进程进行处理，包括：
基于所述固定频率确定待执行指令数；
在所述定时器进程中，确定出与所述待执行指令数相对应的待执行指令；
按照所述固定频率对所述待执行指令进行处理。
优选的，所述基于所述固定频率确定待执行指令数，包括：
获取所述目标定时器的定时器频率；
基于所述固定频率及所述定时器频率确定所述待执行指令数。
优选的，所述基于所述固定频率及所述定时器频率确定所述待执行指令数，包括：
将所述固定频率与所述定时器频率的比值确定为所述待执行指令数。
优选的，所述基于所述固定频率确定待执行指令数，包括：
获取所述目标定时器的激活时长；
基于所述激活时长及所述固定频率确定所述待执行指令数。
优选的，所述基于所述激活时长及所述固定频率确定所述待执行指令数，包括：
将所述激活时长与所述固定频率的乘积确定为所述待执行指令数。
优选的，所述在所述定时器进程中，确定出与所述待执行指令数相对应的待执行指令，包括：
在所述定时器进程及所述目标CPU的其他进程中，确定出与所述待执行指令数相对应的所述待执行指令。
优选的，所述判断是否满足预设条件，包括：
判断是否接收到表征所述另一CPU已激活所述目标定时器的信息；
若接收到表征所述另一CPU已激活所述目标定时器的信息，则判定满足所述预设条件；
若未接收到表征所述另一CPU已激活所述目标定时器的信息，则判断所述待执行指令是否已处理完；
若所述待执行指令已处理完，则判定满足所述预设条件。
优选的，所述结束对所述定时器进程的处理之后，还包括：
与所述另一CPU同步所述定时器进程的处理进度。
优选的，所述结束对所述定时器进程的处理之后，还包括：
发送表征已结束处理所述定时器进程的信息至所述另一CPU，以使所述另一CPU在接收到所述表征已结束处理所述定时器进程的信息、并激活所述目标定时器后，继续对所述定时器进程进行处理。
一种多核CPU系统下时序波形控制系统，应用于目标CPU，包括：
第一处理模块，用于将目标定时器的定时器进程交付至另一CPU后，继续对所述定时器进程进行处理；
第一判断模块，用于判断是否满足预设条件，若是，则结束对所述定时器进程的处理。
一种多核CPU系统下时序波形控制设备，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现如上任一所述多核CPU系统下时序波形控制方法的步骤。
一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机程序，所述计算机程序被处理器执行时实现如上任一所述多核CPU系统下时序波形控制方法的步骤。
本申请提供的一种多核CPU系统下时序波形控制方法，应用于目标CPU，将目标定时器的定时器进程交付至另一CPU后，继续对定时器进程进行处理；判断是否满足预设条件，若是，则结束对定时器进程的处理。本申请提供的一种多核CPU系统下时序波形控制方法中，目标CPU将目标定时器的定时器进程交付给另一CPU后，并不是直接结束对定时器进程的处理，而是继续对定时器进程进行处理，从而使得目标CPU可以继续输出目标定时器的时序波形，保证了在另一CPU激活目标定时器的期间，多核CPU系统仍然可以输出时序波形，保证了时序波形的持续性。本申请提供的一种多核CPU系统下时序波形控制系统、设备及计算机可读存储介质也解决了相应技术问题。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本申请实施例提供的一种多核CPU系统下时序波形控制方法的第一流程图；
图2为现有技术中多核CPU系统进行核间调度输出的时序波形图；
图3为多核CPU系统交付定时器的过程中输出的时序波形图；
图4为本申请实施例提供的一种多核CPU系统下时序波形控制方法的第二流程图；
图5为核间调度前后目标CPU的进程处理图；
图6为CPU0中载体进程组装示意图；
图7为本申请实施例提供的一种多核CPU系统下时序波形控制系统的结构示意图；
图8为本申请实施例提供的一种多核CPU系统下时序波形控制设备的结构示意图；
图9为本申请实施例提供的一种多核CPU系统下时序波形控制设备的另一结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参阅图1，图1为本申请实施例提供的一种多核CPU系统下时序波形控制方法的第一流程图。
本申请实施例提供的一种多核CPU系统下时序波形控制方法，应用于目标CPU，可以包括以下步骤：
步骤S101：将目标定时器的定时器进程交付至另一CPU后，继续对定时器进程进行处理。
实际应用中，本申请实施例提供的一种多核CPU系统下时序波形控制方法所应用的目标CPU指的是，多核CPU系统下，先处理定时器进程的CPU，也即交付定时器进程前的CPU。应当指出，CPU处理目标定时器的定时器进程，便可以输出目标定时器设置的时序波形，此原理与现有技术相同，在此不再赘述。
现有技术中，由于目标CPU将定时器进程交付至另一CPU后，目标CPU便会结束对定时器进程的处理，从而使得多CPU系统不再输出目标定时器设置的时序波形，而另一CPU激活目标定时器又需要一定时长，所以使得多核CPU系统输出的时序波形会存在间断，请参阅图2和图3，图2为现有技术中多核CPU系统进行核间调度输出的时序波形图，图3为多核CPU系统交付定时器的过程中输出的时序波形图，其中，左边的正常22khz指的是目标CPU控制下输出的时序波形，右边的正常22khz指的是另一CPU控制下输出的时序波形，两个时序波形间的间隔为因目标定时器进行核间交付产生的间隔；hrtimer进程也即定时器进程；因此，本申请中，为了保证多核CPU系统输出的时序波形的持续性，目标CPU在将目标定时器的定时器进程交付至另一CPU后，可以继续对定时器进程进行处理，以便维持多核CPU系统输出的时序波形的持续性，为了便于理解，将图3中的中间波形命名为应用本申请提供的方法后补偿得到的时序波形，简称补偿时序波形。应当指出，可以对目标CPU继续对定时器进程进行处理的过程进行控制，进而对多核CPU系统输出的补偿时序波形进行控制，此时，多核CPU系统需牺牲部分性能来得到补偿时序波形，比如可以控制CPU继续按照原定方式对定时器进程进行处理，以得到与原时序波形完全吻合的补偿时序波形等。
步骤S102：判断是否满足预设条件，若是，则执行步骤S103：结束对定时器进程的处理。
实际应用中，目标CPU在继续对定时器进程进行处理的过程中，还需判断是否满足预设条件，若是，则结束对定时器进程的处理，以便目标CPU将预设定时器交付至另一CPU，也便于目标CPU处理自身的进程。应当指出，预设条件可以为目标CPU继续对定时器进程进行处理的时长，可以为目标CPU处理的进程数等，预设条件的类型可以根据实际需要确定。
本申请提供的一种多核CPU系统下时序波形控制方法，应用于目标CPU，将目标定时器的定时器进程交付至另一CPU后，继续对定时器进程进行处理；判断是否满足预设条件，若是，则结束对定时器进程的处理。本申请提供的一种多核CPU系统下时序波形控制方法中，目标CPU将目标定时器的定时器进程交付给另一CPU后，并不是直接结束对定时器进程的处理，而是继续对定时器进程进行处理，从而使得目标CPU可以继续输出目标定时器的时序波形，保证了在另一CPU激活目标定时器的期间，多核CPU系统仍然可以输出时序波形，保证了时序波形的持续性。
请参阅图4，图4为本申请实施例提供的一种多核CPU系统下时序波形控制方法的第二流程图。
本申请实施例提供的一种多核CPU系统下时序波形控制方法，应用于目标CPU，可以包括以下步骤：
步骤S201：将目标定时器的定时器进程交付至另一CPU后，对定时器进程进行克隆，得到克隆定时器进程。
步骤S202：将克隆定时器进程标记为虚拟进程，创建载体进程，对虚拟进程进行处理。
实际应用中，由于目标CPU将定时器进程交付至另一CPU后，目标CPU便会删除与定时器进程相关的信息，此时继续在目标CPU上保留定时器进程的话，会与多核CPU系统的核间调度原理相冲突，为了避免此种情况，可以将定时器进程转换为虚拟进程，并创建载体进程以便目标CPU对虚拟进程进行处理，因此在目标CPU继续对定时器进程进行处理时，可以对定时器进程进行克隆，得到克隆定时器进程；将克隆定时器进程标记为虚拟进程；创建载体进程，对虚拟进程进行处理。
步骤S203：判断是否满足预设条件，若是，则执行步骤S204：结束对定时器进程的处理。
应当指出，在此过程中，判断是否满足预设条件的过程也可以以进程的形式添加至载体进程中，从而使得目标CPU只需执行载体进程即可执行本申请提供的方法，在此过程中，目标CPU可能需要执行多次判断是否满足预设条件的判定，因此，载体进程中可能包括多个与判断是否满足预设条件相应的进程。
应当指出，目标CPU在结束对定时器进程的处理之后，还可以销毁虚拟进程及载体进程，以恢复对自身所需处理的进程进行处理的过程。
本申请实施例提供的一种多核CPU系统下时序波形控制方法中，目标CPU对定时器进程的处理进度取决于目标CPU的频率，而目标CPU的频率决定了目标CPU对定时器进程的处理时长，因此，如果目标CPU的频率变化多变，便难以确定目标CPU结束对定时器进程继续进行处理的时刻，为此，在继续对定时器进程进行处理时，可以按照固定频率继续对定时器进程进行处理。此时，便可以根据CPU对定时器进程的处理数量来决定是否结束对定时器进程的处理。
实际应用中，当目标CPU的频率固定时，目标CPU执行一个指令的时长便可以确定，那么，便可以通过设置目标CPU执行的指令数来确定目标CPU继续对定时器进程进行处理的时长，因此在按照固定频率继续对定时器进程进行处理时，可以基于固定频率确定待执行指令数；在定时器进程中，确定出与待执行指令数相对应的待执行指令；按照固定频率对待执行指令进行处理。
具体应用场景中，在基于固定频率确定待执行指令数时，可以获取目标定时器的定时器频率；基于固定频率及定时器频率确定待执行指令数。具体的，可以将固定频率与定时器频率的比值确定为待执行指令数。假设目标CPU的固定频率为10Mhz，那么目标CPU执行单条指令的时间为0.1us，假设目标定时器的定时器频率为10khz，那么定时器的时钟周期为100us，此时，目标CPU在工作一个定时器的时钟周期的话，便需要执行1000条指令，也即目标CPU执行1000条指令后，多核CPU系统便可以输出一个周期的补偿时序波形。当然，可以根据多核CPU系统需要输出的补偿时序波形的周期数，来基于固定频率及定时器频率确定待执行指令数，也即可以先计算固定频率与定时器频率的比值，在补偿时序波形的周期数与该比值的乘积作为待执行指令数。
具体应用场景中，在可以确定CPU激活目标定时器的时长的情况下，在基于固定频率确定待执行指令数时，可以获取目标定时器的激活时长；基于激活时长及固定频率确定待执行指令数。具体的，在基于激活时长及固定频率确定待执行指令数时，可以简单的将激活时长与固定频率的乘积确定为待执行指令数。当然，还可以基于允许的时长波动阈值及激活时长确定出计算时长，比如将激活时长与时长波动阈值的和值作为该计算时长，再将该计算时长与固定频率相乘的结果作为待执行指令数等。
本申请实施例提供的一种多核CPU系统下时序波长控制方法中，为了使得目标CPU可以对自身的进程进行处理，在定时器进程中，确定出与待执行指令数相对应的待执行指令时，可以在定时器进程及目标CPU的其他进程中，确定出与待执行指令数相对应的待执行指令。这样，目标CPU一方面可以执行定时器进程来输出补偿时序波形，一方面可以处理自身交付定时器进程后需处理的进程。具体的，目标CPU可以根据进程的优先级等因素，在定时器进程及目标CPU的其他进程中，确定出与待执行指令数相对应的待执行指令。同理，在组装载体进程时，可以按照进程的优先级来组装载体进程，为了便于理解，现结合图5和图6来进行说明，图5为核间调度前后目标CPU的进程处理图，在图5中，CPU0为目标CPU，CPU1为另一CPU，8kb内存为CPU0开辟的供虚拟进程和载体进程使用的空间，进程6为优先级最高的进程，“检测指令”为与判断是否满足预设条件相对应的指令；图6为CPU0中载体进程组装示意图，“判断是否结束当前行为指令集”也即图5中的检测指令。
本申请实施例提供的一种多核CPU系统下时序波形控制方法中，目标CPU在判断是否满足预设条件时，可以先判断是否接收到表征另一CPU已激活目标定时器的信息；若接收到表征另一CPU已激活目标定时器的信息，则判定满足预设条件；若未接收到表征另一CPU已激活目标定时器的信息，则判断待执行指令是否已处理完；若待执行指令已处理完，则判定满足预设条件。也即，目标CPU在接收到表征另一CPU已激活目标定时器的信息后，便判定满足预设条件，并结束对定时器进程的处理，此时，可以做到目标CPU与另一CPU间定时器进程的较少间隔交付；而当目标CPU未接收到表征另一CPU已激活目标定时器的信息后，目标CPU需判断待执行指令是否已处理完；若待执行指令已处理完，则判定满足预设条件，也即目标CPU在执行完待处理指令，并且并未接收到表征另一CPU已激活目标定时器的信息时，也需结束对定时器进程的处理，此时会降低多核CPU系统输出的时序波形的持续性，但可以避免载体进程及虚拟进程成为僵尸进程，避免影响目标CPU的性能及影响多核CPU系统的核间调度过程。
应当指出，表征另一CPU已激活目标定时器的信息可以是另一CPU发送至目标CPU的，此时，另一CPU需要与目标CPU进行信息交互，可以通过现有的内存屏障技术进行信息交互。
本申请实施例提供的一种多核CPU系统下时序波形控制方法中，为了保证核间调度前后，多核CPU系统输出的时序波形的连续性，目标CPU在结束对定时器进程的处理之后，还可以与另一CPU同步定时器进程的处理进度。这样，另一CPU便可以沿着目标CPU对定时器进程的处理进度继续对定时器进程进行处理，可以保证核间调度定时器前后，多核CPU系统输出的时序波形的连续性。
表征另一CPU已激活目标定时器的信息，为了保证另一CPU可以对定时器进程进行处理，保证核间调度定时器的成功性，目标CPU在结束对定时器进程的处理之后，还可以发送表征已结束处理定时器进程的信息至另一CPU，以使另一CPU在接收到表征已结束处理定时器进程的信息、并激活目标定时器后，继续对定时器进程进行处理。
请参阅图7，图7为本申请实施例提供的一种多核CPU系统下时序波形控制系统的结构示意图。
本申请实施例提供的一种多核CPU系统下时序波形控制系统，应用于目标CPU，可以包括：
第一处理模块101，用于将目标定时器的定时器进程交付至另一CPU后，继续对定时器进程进行处理；
第一判断模块102，用于判断是否满足预设条件，若是，则结束对定时器进程的处理。
本申请实施例提供的一种多核CPU系统下时序波形控制系统，第一处理模块可以包括：
第一克隆子模块，用于对定时器进程进行克隆，得到克隆定时器进程；
第一标记子模块，用于将克隆定时器进程标记为虚拟进程；
第一创建子模块，用于创建载体进程，对虚拟进程进行处理。
本申请实施例提供的一种多核CPU系统下时序波形控制系统，应用于目标CPU，第一处理模块可以包括：
第一处理子模块，用于按照固定频率继续对定时器进程进行处理。
本申请实施例提供的一种多核CPU系统下时序波形控制系统，应用于目标CPU，第一处理子模块可以包括：
第一确定子模块，用于基于固定频率确定待执行指令数；
第二确定子模块，用于在定时器进程中，确定出与待执行指令数相对应的待执行指令；
第二处理子模块，用于按照固定频率对待执行指令进行处理。
本申请实施例提供的一种多核CPU系统下时序波形控制系统，应用于目标CPU，第一确定子模块可以包括：
第一获取单元，用于获取目标定时器的定时器频率；
第三确定子模块，用于基于固定频率及定时器频率确定待执行指令数。
本申请实施例提供的一种多核CPU系统下时序波形控制系统，应用于目标CPU，第三确定子模块可以包括：
第一确定单元，用于将固定频率与定时器频率的比值确定为待执行指令数。
本申请实施例提供的一种多核CPU系统下时序波形控制系统，应用于目标CPU，第一确定子模块可以包括：
第二获取单元，用于获取目标定时器的激活时长；
第四确定子模块，用于基于激活时长及固定频率确定待执行指令数。
本申请实施例提供的一种多核CPU系统下时序波形控制系统，应用于目标CPU，第四确定子模块可以包括：
第二确定单元，用于将激活时长与固定频率的乘积确定为待执行指令数。
本申请实施例提供的一种多核CPU系统下时序波形控制系统，应用于目标CPU，第二确定子模块可以包括：
第三确定单元，用于在定时器进程及目标CPU的其他进程中，确定出与待执行指令数相对应的待执行指令。
本申请实施例提供的一种多核CPU系统下时序波形控制系统，应用于目标CPU，第一判断模块可以包括：
第一判断单元，用于判断是否接收到表征另一CPU已激活目标定时器的信息；若接收到表征另一CPU已激活目标定时器的信息，则判定满足预设条件；若未接收到表征另一CPU已激活目标定时器的信息，则判断待执行指令是否已处理完；若待执行指令已处理完，则判定满足预设条件。
本申请实施例提供的一种多核CPU系统下时序波形控制系统，应用于目标CPU，还可以包括：
第一同步模块，用于第一判断模块结束对定时器进程的处理之后，与另一CPU同步定时器进程的处理进度。
本申请实施例提供的一种多核CPU系统下时序波形控制系统，应用于目标CPU，还可以包括：
第一发送模块，用于第一判断模块结束对定时器进程的处理之后，发送表征已结束处理定时器进程的信息至另一CPU，以使另一CPU在接收到表征已结束处理定时器进程的信息、并激活目标定时器后，继续对定时器进程进行处理。
本申请还提供了一种多核CPU系统下时序波形控制设备及计算机可读存储介质，其均具有本申请实施例提供的一种多核CPU系统下时序波形控制方法具有的对应效果。请参阅图8，图8为本申请实施例提供的一种多核CPU系统下时序波形控制设备的结构示意图。
本申请实施例提供的一种多核CPU系统下时序波形控制设备，包括存储器201和处理器202，存储器201中存储有计算机程序，处理器202执行计算机程序时实现如下步骤：
将目标定时器的定时器进程交付至另一CPU后，继续对定时器进程进行处理；
判断是否满足预设条件，若是，则结束对定时器进程的处理。
本申请实施例提供的一种多核CPU系统下时序波形控制设备，包括存储器201和处理器202，存储器201中存储有计算机程序，处理器202执行计算机程序时实现如下步骤：对定时器进程进行克隆，得到克隆定时器进程；将克隆定时器进程标记为虚拟进程；创建载体进程，对虚拟进程进行处理。
本申请实施例提供的一种多核CPU系统下时序波形控制设备，包括存储器201和处理器202，存储器201中存储有计算机程序，处理器202执行计算机程序时实现如下步骤：按照固定频率继续对定时器进程进行处理。
本申请实施例提供的一种多核CPU系统下时序波形控制设备，包括存储器201和处理器202，存储器201中存储有计算机程序，处理器202执行计算机程序时实现如下步骤：基于固定频率确定待执行指令数；在定时器进程中，确定出与待执行指令数相对应的待执行指令；按照固定频率对待执行指令进行处理。
本申请实施例提供的一种多核CPU系统下时序波形控制设备，包括存储器201和处理器202，存储器201中存储有计算机程序，处理器202执行计算机程序时实现如下步骤：获取目标定时器的定时器频率；基于固定频率及定时器频率确定待执行指令数。
本申请实施例提供的一种多核CPU系统下时序波形控制设备，包括存储器201和处理器202，存储器201中存储有计算机程序，处理器202执行计算机程序时实现如下步骤：将固定频率与定时器频率的比值确定为待执行指令数。
本申请实施例提供的一种多核CPU系统下时序波形控制设备，包括存储器201和处理器202，存储器201中存储有计算机程序，处理器202执行计算机程序时实现如下步骤：获取目标定时器的激活时长；基于激活时长及固定频率确定待执行指令数。
本申请实施例提供的一种多核CPU系统下时序波形控制设备，包括存储器201和处理器202，存储器201中存储有计算机程序，处理器202执行计算机程序时实现如下步骤：将激活时长与固定频率的乘积确定为待执行指令数。
本申请实施例提供的一种多核CPU系统下时序波形控制设备，包括存储器201和处理器202，存储器201中存储有计算机程序，处理器202执行计算机程序时实现如下步骤：在定时器进程及目标CPU的其他进程中，确定出与待执行指令数相对应的待执行指令。
本申请实施例提供的一种多核CPU系统下时序波形控制设备，包括存储器201和处理器202，存储器201中存储有计算机程序，处理器202执行计算机程序时实现如下步骤：判断是否接收到表征另一CPU已激活目标定时器的信息；若接收到表征另一CPU已激活目标定时器的信息，则判定满足预设条件；若未接收到表征另一CPU已激活目标定时器的信息，则判断待执行指令是否已处理完；若待执行指令已处理完，则判定满足预设条件。
本申请实施例提供的一种多核CPU系统下时序波形控制设备，包括存储器201和处理器202，存储器201中存储有计算机程序，处理器202执行计算机程序时实现如下步骤：结束对定时器进程的处理之后，与另一CPU同步定时器进程的处理进度。
本申请实施例提供的一种多核CPU系统下时序波形控制设备，包括存储器201和处理器202，存储器201中存储有计算机程序，处理器202执行计算机程序时实现如下步骤：结束对定时器进程的处理之后，发送表征已结束处理定时器进程的信息至另一CPU，以使另一CPU在接收到表征已结束处理定时器进程的信息、并激活目标定时器后，继续对定时器进程进行处理。
请参阅图9，本申请实施例提供的另一种多核CPU系统下时序波形控制设备中还可以包括：与处理器202连接的输入端口203，用于传输外界输入的命令至处理器202；与处理器202连接的显示单元204，用于显示处理器202的处理结果至外界；与处理器202连接的通信模块205，用于实现多核CPU系统下时序波形控制设备与外界的通信。显示单元204可以为显示面板、激光扫描使显示器等；通信模块205所采用的通信方式包括但不局限于移动高清链接技术(HML)、通用串行总线(USB)、高清多媒体接口(HDMI)、无线连接：无线保真技术(WiFi)、蓝牙通信技术、低功耗蓝牙通信技术、基于IEEE802.11s的通信技术。
本申请实施例提供的一种计算机可读存储介质，计算机可读存储介质中存储有计算机程序，计算机程序被处理器执行时实现如下步骤：
将目标定时器的定时器进程交付至另一CPU后，继续对定时器进程进行处理；
判断是否满足预设条件，若是，则结束对定时器进程的处理。
本申请实施例提供的一种计算机可读存储介质，计算机可读存储介质中存储有计算机程序，计算机程序被处理器执行时实现如下步骤：对定时器进程进行克隆，得到克隆定时器进程；将克隆定时器进程标记为虚拟进程；创建载体进程，对虚拟进程进行处理。
本申请实施例提供的一种计算机可读存储介质，计算机可读存储介质中存储有计算机程序，计算机程序被处理器执行时实现如下步骤：按照固定频率继续对定时器进程进行处理。
本申请实施例提供的一种计算机可读存储介质，计算机可读存储介质中存储有计算机程序，计算机程序被处理器执行时实现如下步骤：基于固定频率确定待执行指令数；在定时器进程中，确定出与待执行指令数相对应的待执行指令；按照固定频率对待执行指令进行处理。
本申请实施例提供的一种计算机可读存储介质，计算机可读存储介质中存储有计算机程序，计算机程序被处理器执行时实现如下步骤：获取目标定时器的定时器频率；基于固定频率及定时器频率确定待执行指令数。
本申请实施例提供的一种计算机可读存储介质，计算机可读存储介质中存储有计算机程序，计算机程序被处理器执行时实现如下步骤：将固定频率与定时器频率的比值确定为待执行指令数。
本申请实施例提供的一种计算机可读存储介质，计算机可读存储介质中存储有计算机程序，计算机程序被处理器执行时实现如下步骤：获取目标定时器的激活时长；基于激活时长及固定频率确定待执行指令数。
本申请实施例提供的一种计算机可读存储介质，计算机可读存储介质中存储有计算机程序，计算机程序被处理器执行时实现如下步骤：将激活时长与固定频率的乘积确定为待执行指令数。
本申请实施例提供的一种计算机可读存储介质，计算机可读存储介质中存储有计算机程序，计算机程序被处理器执行时实现如下步骤：在定时器进程及目标CPU的其他进程中，确定出与待执行指令数相对应的待执行指令。
本申请实施例提供的一种计算机可读存储介质，计算机可读存储介质中存储有计算机程序，计算机程序被处理器执行时实现如下步骤：判断是否接收到表征另一CPU已激活目标定时器的信息；若接收到表征另一CPU已激活目标定时器的信息，则判定满足预设条件；若未接收到表征另一CPU已激活目标定时器的信息，则判断待执行指令是否已处理完；若待执行指令已处理完，则判定满足预设条件。
本申请实施例提供的一种计算机可读存储介质，计算机可读存储介质中存储有计算机程序，计算机程序被处理器执行时实现如下步骤：结束对定时器进程的处理之后，与另一CPU同步定时器进程的处理进度。
本申请实施例提供的一种计算机可读存储介质，计算机可读存储介质中存储有计算机程序，计算机程序被处理器执行时实现如下步骤：结束对定时器进程的处理之后，发送表征已结束处理定时器进程的信息至另一CPU，以使另一CPU在接收到表征已结束处理定时器进程的信息、并激活目标定时器后，继续对定时器进程进行处理。
本申请所涉及的计算机可读存储介质包括随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质。
本申请实施例提供的一种多核CPU系统下时序波形控制系统、设备及计算机可读存储介质中相关部分的说明请参见本申请实施例提供的一种多核CPU系统下时序波形控制方法中对应部分的详细说明，在此不再赘述。另外，本申请实施例提供的上述技术方案中与现有技术中对应技术方案实现原理一致的部分并未详细说明，以免过多赘述。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (14)
1.一种多核CPU系统下时序波形控制方法，其特征在于，应用于目标CPU，包括：
将目标定时器的定时器进程交付至另一CPU后，继续对所述定时器进程进行处理；
判断是否满足预设条件，若是，则结束对所述定时器进程的处理；
其中，所述判断是否满足预设条件，包括：
判断是否接收到表征所述另一CPU已激活所述目标定时器的信息；
若接收到表征所述另一CPU已激活所述目标定时器的信息，则判定满足所述预设条件；
若未接收到表征所述另一CPU已激活所述目标定时器的信息，则判断待执行指令是否已处理完；
若所述待执行指令已处理完，则判定满足所述预设条件。
2.根据权利要求1所述的方法，其特征在于，所述继续对所述定时器进程进行处理，包括：
对所述定时器进程进行克隆，得到克隆定时器进程；
将所述克隆定时器进程标记为虚拟进程；
创建载体进程，对所述虚拟进程进行处理。
3.根据权利要求2所述的方法，其特征在于，所述继续对所述定时器进程进行处理，包括：
按照固定频率继续对所述定时器进程进行处理。
4.根据权利要求3所述的方法，其特征在于，所述按照固定频率继续对所述定时器进程进行处理，包括：
基于所述固定频率确定待执行指令数；
在所述定时器进程中，确定出与所述待执行指令数相对应的待执行指令；
按照所述固定频率对所述待执行指令进行处理。
5.根据权利要求4所述的方法，其特征在于，所述基于所述固定频率确定待执行指令数，包括：
获取所述目标定时器的定时器频率；
基于所述固定频率及所述定时器频率确定所述待执行指令数。
6.根据权利要求5所述的方法，其特征在于，所述基于所述固定频率及所述定时器频率确定所述待执行指令数，包括：
将所述固定频率与所述定时器频率的比值确定为所述待执行指令数。
7.根据权利要求4所述的方法，其特征在于，所述基于所述固定频率确定待执行指令数，包括：
获取所述目标定时器的激活时长；
基于所述激活时长及所述固定频率确定所述待执行指令数。
8.根据权利要求7所述的方法，其特征在于，所述基于所述激活时长及所述固定频率确定所述待执行指令数，包括：
将所述激活时长与所述固定频率的乘积确定为所述待执行指令数。
9.根据权利要求4所述的方法，其特征在于，所述在所述定时器进程中，确定出与所述待执行指令数相对应的待执行指令，包括：
在所述定时器进程及所述目标CPU的其他进程中，确定出与所述待执行指令数相对应的所述待执行指令。
10.根据权利要求1所述的方法，其特征在于，所述结束对所述定时器进程的处理之后，还包括：
与所述另一CPU同步所述定时器进程的处理进度。
11.根据权利要求1所述的方法，其特征在于，所述结束对所述定时器进程的处理之后，还包括：
发送表征已结束处理所述定时器进程的信息至所述另一CPU，以使所述另一CPU在接收到所述表征已结束处理所述定时器进程的信息、并激活所述目标定时器后，继续对所述定时器进程进行处理。
12.一种多核CPU系统下时序波形控制系统，其特征在于，应用于目标CPU，包括：
第一处理模块，用于将目标定时器的定时器进程交付至另一CPU后，继续对所述定时器进程进行处理；
第一判断模块，用于判断是否满足预设条件，若是，则结束对所述定时器进程的处理；
所述第一判断模块包括：
第一判断单元，用于判断是否接收到表征所述另一CPU已激活所述目标定时器的信息；若接收到表征所述另一CPU已激活所述目标定时器的信息，则判定满足所述预设条件；若未接收到表征所述另一CPU已激活所述目标定时器的信息，则判断待执行指令是否已处理完；若所述待执行指令已处理完，则判定满足所述预设条件。
13.一种多核CPU系统下时序波形控制设备，其特征在于，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现如权利要求1至11任一项所述多核CPU系统下时序波形控制方法的步骤。
14.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质中存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求1至11任一项所述多核CPU系统下时序波形控制方法的步骤。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201911310827.1A CN111045476B (zh) | 2019-12-18 | 2019-12-18 | 多核cpu系统下时序波形控制方法、系统、设备及介质 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
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|---|---|
| CN111045476A CN111045476A (zh) | 2020-04-21 |
| CN111045476B true CN111045476B (zh) | 2021-07-27 |
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ID=70237155
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201911310827.1A Active CN111045476B (zh) | 2019-12-18 | 2019-12-18 | 多核cpu系统下时序波形控制方法、系统、设备及介质 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111045476B (zh) |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1786932A (zh) * | 2004-12-12 | 2006-06-14 | 华为技术有限公司 | 一种通信接口操作的控制方法 |
| CN101563674A (zh) * | 2006-12-21 | 2009-10-21 | 国际商业机器公司 | 对来自多处理器系统上的多线程程序的存储器访问进行管理的方法和系统 |
| CN102446132A (zh) * | 2011-09-06 | 2012-05-09 | 迈普通信技术股份有限公司 | 一种模拟本地总线进行板级管理的方法和装置 |
| CN102541783A (zh) * | 2010-11-19 | 2012-07-04 | 惠州Tcl移动通信有限公司 | 时序模拟系统及其方法 |
| CN103744804A (zh) * | 2013-12-30 | 2014-04-23 | 福建星网视易信息系统有限公司 | 一种在软件模拟通信接口时防干扰的方法及系统 |
| CN103761127A (zh) * | 2014-01-08 | 2014-04-30 | 杭州华三通信技术有限公司 | 一种加载cpld芯片的装置及方法 |
| CN106502930A (zh) * | 2016-10-27 | 2017-03-15 | 福建星网视易信息系统有限公司 | 基于windows平台的GPIO模拟串行接口的方法和装置 |
| CN107291535A (zh) * | 2017-05-18 | 2017-10-24 | 深圳先进技术研究院 | 多核系统的资源管理方法、资源管理设备及电子设备 |
| CN109656841A (zh) * | 2018-11-16 | 2019-04-19 | 武汉精立电子技术有限公司 | 基于软件模拟i2c和硬件i2c的混合控制方法及装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030233221A1 (en) * | 2002-06-03 | 2003-12-18 | O'brien James J. | JTAG server and sequence accelerator for multicore applications |
| US8015392B2 (en) * | 2004-09-29 | 2011-09-06 | Intel Corporation | Updating instructions to free core in multi-core processor with core sequence table indicating linking of thread sequences for processing queued packets |
| US8661285B2 (en) * | 2008-06-06 | 2014-02-25 | Uniquify, Incorporated | Dynamically calibrated DDR memory controller |
| CN102866921B (zh) * | 2012-08-29 | 2016-05-11 | 惠州Tcl移动通信有限公司 | 一种多核cpu的调控方法及系统 |
| JP2016177423A (ja) * | 2015-03-19 | 2016-10-06 | 三菱電機株式会社 | マルチコア・マイクロコントローラを備えた制御システムおよびその制御方法 |
| CN109597719A (zh) * | 2018-12-10 | 2019-04-09 | 浪潮(北京)电子信息产业有限公司 | 一种多核系统的监控方法、系统、装置及可读存储介质 |
-
2019
- 2019-12-18 CN CN201911310827.1A patent/CN111045476B/zh active Active
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1786932A (zh) * | 2004-12-12 | 2006-06-14 | 华为技术有限公司 | 一种通信接口操作的控制方法 |
| CN101563674A (zh) * | 2006-12-21 | 2009-10-21 | 国际商业机器公司 | 对来自多处理器系统上的多线程程序的存储器访问进行管理的方法和系统 |
| CN102541783A (zh) * | 2010-11-19 | 2012-07-04 | 惠州Tcl移动通信有限公司 | 时序模拟系统及其方法 |
| CN102446132A (zh) * | 2011-09-06 | 2012-05-09 | 迈普通信技术股份有限公司 | 一种模拟本地总线进行板级管理的方法和装置 |
| CN103744804A (zh) * | 2013-12-30 | 2014-04-23 | 福建星网视易信息系统有限公司 | 一种在软件模拟通信接口时防干扰的方法及系统 |
| CN103761127A (zh) * | 2014-01-08 | 2014-04-30 | 杭州华三通信技术有限公司 | 一种加载cpld芯片的装置及方法 |
| CN106502930A (zh) * | 2016-10-27 | 2017-03-15 | 福建星网视易信息系统有限公司 | 基于windows平台的GPIO模拟串行接口的方法和装置 |
| CN107291535A (zh) * | 2017-05-18 | 2017-10-24 | 深圳先进技术研究院 | 多核系统的资源管理方法、资源管理设备及电子设备 |
| CN109656841A (zh) * | 2018-11-16 | 2019-04-19 | 武汉精立电子技术有限公司 | 基于软件模拟i2c和硬件i2c的混合控制方法及装置 |
Non-Patent Citations (2)
| Title |
|---|
| "OpenMP-based parallel implementation of a continuous speech recognizer on a multi-core system";K. You;《2009 IEEE International Conference on Acoustics, Speech and Signal Processing》;20091231;第621-624页 * |
| "一种多核ARM平台下用户态定时器的实现";喻诗祥;《计算机工程》;20150115;第41卷(第01期);第19-30页 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111045476A (zh) | 2020-04-21 |
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| PB01 | Publication | ||
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| GR01 | Patent grant | ||
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