CN103730419B - 一种阈值电压调节方法 - Google Patents

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Abstract

本发明公开了一种阈值电压调节方法，应用于深N阱高压CMOS集成电路的制造过程中，可以在不增加光刻层的前提下，对高压CMOS的阈值电压进行调节，所述方法包括：在形成深N阱高压CMOS集成电路的第一P阱、第二P阱及第三P阱过程中，向所述第一P阱、所述第二P阱及所述第三P阱中注入符合第一预设条件的第一离子，所述第一离子分两次注入，用来对所述高压NMOS和所述高压PMOS的源漏击穿电压和阈值电压进行调节。

Description

一种阈值电压调节方法
技术领域
本发明属于半导体集成电路制造领域，具体涉及一种阈值电压调节方法。
背景技术
在现有技术中，MOS管作为最为基本的电子元器件，普遍用于各种电子产品中。MOS管的种类较多，但主要包括N沟道MOS管（NMOS）和P沟道MOS管（PMOS）。
在高压CMOS集成电路中，把低压NMOS、低压PMOS、高压NMOS、高压PMOS四种MOS管集成在同一芯片中。
但无论是何种MOS管，都是由阱、源/漏区、栅氧化层和多晶硅栅构成，其中，NMOS管由P阱、N+源/漏区、栅氧化层和多晶硅栅构成，PMOS管由N阱、P+源/漏区、栅氧化层和多晶硅栅构成。
MOS管的几个常见参数包括：源漏击穿电压、栅源击穿电压、阈值电压。其中，源漏击穿电压与很多因素相关，比如与阱的掺杂浓度相关；栅源击穿电压主要与栅氧化层的厚度相关；阈值电压主要与阱表面的掺杂浓度相关。
具体来讲，在现有技术中，NMOS管的阈值电压大于0，PMOS管的阈值电压小于0；当NMOS管的P阱表面的硼离子浓度越高，则NMOS管的阈值电压越大，当PMOS管的N阱表面的硼离子浓度越高，则PMOS的阈值电压的绝对值越小。而无论是NMOS管还是PMOS管，阈值电压（绝对值）越高，则其工作电流能力越低。
可见，如何精确控制集成电路中各MOS管的阈值电压，对可靠的电路工作而言是不可或缺的，在现有技术中通常是通过离子注入的方法调节阱的表面杂质浓度，从而实现调节阈值电压。
但是，本发明人在实现本发明实施例中技术方案的过程中，发现现有技术至少具有如下问题：
在现有的深N阱高压CMOS集成电路制造过程中，由于深N阱、P阱、N阱都是通过在衬底表面注入离子、然后高温扩散形成，导致阱表面的掺杂情况比较复杂，而MOS管的阈值电压主要由阱表面的掺杂情况决定，因此一般都需要增加多次光刻处理分别向各阱表面注入离子，来调节各阱的表面杂质浓度，从而把低压NMOS、低压PMOS、高压NMOS、高压PMOS的阈值电压都调节到预定的范围内。实践中，一般都在牺牲氧化之后、栅氧制作之前，增加1～4个光刻处理，在每次光刻之后进行离子注入从而分别调节各阱的表面杂质浓度。
由于采用了增加至少一次光刻的技术来调节低压NMOS、低压PMOS、高压NMOS、高压PMOS的阈值电压，所以在高压CMOS集成电路制作过程中增加了至少一个光刻层，导致工艺变得繁琐，工艺成本增加。
发明内容
本申请实施例提供一种阈值电压调节方法，可以解决现有技术中在调节高压CMOS集成电路的阈值电压过程中，需要增加至少一个光刻层的技术问题。
为了解决上述问题，本申请实施例提供了一种阈值电压调节方法，该方法包括：
在形成深N阱高压CMOS集成电路的第一P阱、第二P阱及第三P阱过程中，向所述第一P阱、所述第二P阱及所述第三P阱中注入符合第一预设条件的第一离子，所述第一离子分两次注入，所述两次注入的能量值不同，用来对所述高压NMOS和所述高压PMOS的源漏击穿电压和阈值电压进行调节；
其中，所述深N阱高压CMOS集成电路至少包含第一P阱、第二P阱、第三P阱和第一N阱、第二N阱、第三N阱，所述第一N阱对应低压PMOS，所述第一P阱对应低压NMOS，所述第二N阱和所述第二P阱对应所述高压NMOS，所述第三N阱和所述第三P阱对应所述高压PMOS。
优选地，在所述向所述第一P阱、所述第二P阱及所述第三P阱中注入符合第一预设条件的第一离子之前，所述方法还包括：
在P型衬底中制作深N阱；
在所述P型衬底的除所述深N阱对应的第一区域外的第二区域形成所述第一P阱、所述第二P阱、所述第一N阱、所述第二N阱，在所述第一区域形成所述第三N阱和所述第三P阱。
优选地，所述向所述第一P阱、所述第二P阱及所述第三P阱中注入符合第一预设条件的第一离子，具体为：
向所述第一P阱、所述第二P阱及所述第三P阱中注入能够对所述高压NMOS和所述高压PMOS的源漏击穿电压和阈值电压进行调节的硼离子。
优选地，所述向所述第一P阱、所述第二P阱及所述第三P阱中注入能够对所述高压NMOS和所述高压PMOS的源漏击穿电压和阈值电压进行调节的硼离子，具体包括：
步骤201，向所述第一P阱、所述第二P阱及所述第三P阱中注入能量值为第一能量值的硼离子；
步骤202，向所述第一P阱、所述第二P阱及所述第三P阱中注入能量值为第二能量值的硼离子，所述第二能量值大于所述第一能量值；
其中，在执行所述步骤201和所述步骤202过程中，所述步骤201在所述步骤202之前；或所述步骤201在所述步骤202之后。
优选地，在所述向所述第一P阱、所述第二P阱及所述第三P阱中注入符合第一预设条件的第一离子之后，所述方法还包括：
在形成的所述第一N阱、所述第二N阱、所述第三N阱表面及所述第一P阱、所述第二P阱、所述第三P阱表面的第三区域，形成场氧化层；
在除所述第三区域外的第四区域，形成厚栅氧化层。
优选地，在形成所述厚栅氧化层之后，所述方法还包括：
通过光刻将所述低压NMOS和所述低压PMOS对应的区域上的光刻胶去除，将符合第二预设条件的第二离子注入到所述第一N阱和所述第一P阱中，对所述低压PMOS和所述低压NMOS的阈值电压进行调节。
优选地，所述将符合第二预设条件的第二离子注入到所述第一N阱和所述第一P阱中，具体为：
向所述第一N阱和所述第一P阱中注入能够对所述低压NMOS和所述低压PMOS的阈值电压进行调节的硼离子或二氟化硼离子。
优选地，在所述将符合第二预设条件的第二离子注入到所述第一N阱和所述第一P阱中之后，所述方法还包括：
腐蚀所述低压NMOS和所述低压PMOS对应的区域上的厚栅氧化层，在所述低压NMOS和所述低压PMOS对应的区域上形成薄栅氧化层，其中，所述厚栅氧化层的厚度大于所述薄栅氧化层的厚度；
在所述第三区域和所述第四区域表面通过淀积形成多晶硅；
对所述多晶硅进行光刻和刻蚀、在第五区域形成多晶硅栅，其中，所述第五区域属于所述第三区域和/或所述第四区域；
在除所述第三区域和所述第五区域外的第六区域制作N+源/漏区和P+源/漏区，其中，所述第六区域属于所述第四区域。
优选地，所述制作P+源/漏区，具体为：
通过光刻将用于形成P+源/漏区的第七区域上的光刻胶去除，向所述第七区域注入符合第三预设条件的第三离子，其中，所述第七区域属于第六区域。
优选地，所述向第七区域注入符合第三预设条件的第三离子，具体包括：
步骤301，向所述P+源/漏区的区域注入能量值为第三能量值的、剂量为第一剂量值的硼离子或二氟化硼离子，其中，所述硼离子或二氟化硼离子穿透所述厚/薄栅氧化层，形成P+源/漏区，此次注入的所述硼离子或二氟化硼离子不能穿透所述多晶硅栅；
步骤302，向所述P+源/漏区的区域注入能量值为第四能量值、剂量值为第二剂量值的硼离子，此次注入的所述硼离子能穿透所述多晶硅栅和所述栅氧化层，用来对所述低压PMOS和所述高压PMOS的阈值电压进行调节；
其中，在执行所述步骤301和所述步骤302过程中，所述步骤301在所述步骤302之前；或所述步骤301在所述步骤302之后。
优选地，所述第三能量值小于所述第四能量值，所述第一剂量值大于所述第二剂量值。
本申请实施例提供的上述技术方案，至少具有如下技术效果或优点：
1、在本申请实施例中，P阱掺杂区由两次硼离子注入形成，两次注入的硼离子剂量之和与传统方法的硼离子注入剂量相当，其中一次硼离子注入能量很高，硼离子在P阱中从表到里的分布比传统方法更合理，这样既可以保证高压NMOS和高压PMOS的源漏击穿电压达到预定要求，又可以使高压NMOS的阈值电压被控制在预定范围内。
2、在本申请实施例中，通过在低压区光刻之后进行一次小剂量的硼离子或二氟化硼离子注入，使低压NMOS的阈值电压增大并达到预定的范围内，同时能使低压PMOS的阈值电压的绝对值减小。
3、在本申请实施例中，通过在P+源/漏区光刻之后，小能量、大剂量的二氟化硼（或硼）离子注入之前（或之后）增加了一步大能量、小剂量的硼离子注入，使硼离子穿透多晶硅栅和栅氧化层，有效达到N阱有源区的表面，进而使低压PMOS和高压PMOS的阈值电压的绝对值减小并达到预定的范围内。
4、在现有技术中，低压区光刻和P+源/漏区光刻是制作高压CMOS集成电路的必需的步骤，而在本申请实施例中，仅在现有技术中的低压区光刻之后和P+源/漏区光刻之后分别增加一次离子注入，就能在没有增加光刻层的前提下实现对高压CMOS的阈值电压进行调节。
附图说明
图1为本申请实施例中一种阈值电压调节方法的流程图；
图2为本申请实施例中形成深N阱形之后的高压CMOS集成电路半成品的结构示意图；
图3为本申请实施例中形成N阱和P阱之后的高压CMOS集成电路半成品的结构的示意图；
图4为本申请实施例中生成厚栅氧化层之后的高压CMOS集成电路半成品的结构的示意图；
图5为本申请实施例中向低压区注入离子示意图；
图6为本申请实施例中生成薄栅氧化层之后高压COMS集成电路半成品的示意图；
图7为本申请实施例中形成多晶硅栅之后高压CMOS集成电路半成品的示意图；
图8为本发明实施例中形成N+源/漏区和P+源/漏区之后高压CMOS集成电路半成品的示意图。
具体实施方式
本申请实施例通过提供一种阈值电压调节方法，解决了在深N阱高压CMOS集成电路制造过程中，需要增加至少一个光刻层，才能将高压NMOS、高压PMOS，低压NMOS、低压PMOS四个区域的阈值电压都调节到预定范围的技术问题。
本申请实施例的技术方案为解决上述增加至少一个光刻层的技术问题，总体思路如下：
在形成深N阱高压CMOS集成电路的第一P阱、第二P阱及第三P阱过程中，向所述第一P阱、所述第二P阱及所述第三P阱中注入符合第一预设条件的第一离子，所述第一离子分两次注入，用来对所述高压NMOS和所述高压PMOS的源漏击穿电压和阈值电压进行调节；
其中，所述深N阱高压CMOS集成电路至少包含第一P阱、第二P阱、第三P阱和第一N阱、第二N阱、第三N阱，所述第一N阱对应低压PMOS，所述第一P阱对应低压NMOS，所述第二N阱和所述第二P阱对应所述高压NMOS，所述第三N阱和所述第三P阱对应所述高压PMOS。
通过采用本申请实施例中的技术方案，不需要额外增加光刻层，只是在深N阱高压CMOS集成电路所必需的工艺流程基础上增加三次离子注入工艺，就可以把低压NMOS、低压PMOS、高压NMOS和高压PMOS的阈值电压都调节到预定的范围内，是一种低成本、高效益的工艺发明。
为了更好的理解上述技术方案，下面将结合说明书附图以及具体的实施方式对上述技术方案进行详细的说明。
请参考图1，图1为本实施例中具体操作的流程图。
如图1所示，该方法包括：
步骤101，即：在P型衬底中制作深N阱，得到如图2所述结构的深N阱。
具体来讲，通过步骤101获得的高压CMOS集成电路半成品结构包括：P型衬底，及形成在所述P型衬底中的深N阱。
在通过步骤101获得了图2所示的深N阱之后，本申请实施例中的方法进入步骤102，即：在所述P型衬底的除所述深N阱对应的第一区域外的第二区域形成第一P阱及第二P阱、和第一N阱及第二N阱，在所述第一区域形成第三N阱和第三P阱；
其中，所述第一N阱对应低压PMOS，所述第一P阱对应低压NMOS，所述第二N阱和所述第二P阱对应高压NMOS，所述第三N阱和所述第三P阱对应高压PMOS；在形成所述第一N阱、第二N阱及第三N阱、以及所述第一P阱、第二P阱及第三P阱过程中，所使用的工艺包括：光刻、离子注入、扩散等工艺。
在形成所述第一P阱、第二P阱及第三P阱过程中，向所述第一P阱、第二P阱及第三P阱中注入符合第一预设条件的第一离子，其中，在具体实现过程中，第一离子具体可以为硼离子，当然，本申请所属技术领域的普通技术人员还可以根据需要使用其它离子，在此，本申请人就不再一一举例了。
当所述第一离子为硼离子时，所述向所述第一P阱、第二P阱及第三P阱中注入符合第一预设条件的第一离子，具体为：
向所述第一P阱、第二P阱及第三P阱中注入能够对所述高压NMOS和所述高压PMOS的源漏击穿电压和/或阈值电压进行调节的硼离子。而在具体实现过程中，该过程的具体实现步骤包括：
步骤201，向所述第一P阱、第二P阱及第三P阱中注入能量值为第一能量值的硼离子，其中，第一能量值具体可以为：20～100千电子伏，而注入的剂量值可以为：2E12～8E12原子/平方厘米。
步骤202，向所述第一P阱、第二P阱及第三P阱中注入能量值为第二能量值的硼离子，所述第二能量值大于所述第一能量值，其中，第二能量值具体可以为：120～360千电子伏，而注入的剂量值可以为：2E12～8E12原子/平方厘米。
其中，在本申请实施例提供的方法中，在执行所述步骤201和所述步骤202过程中，所述步骤201可以在所述步骤202之前；或所述步骤201可以在所述步骤202之后。
在本申请之前的现有技术中，P阱掺杂区的硼离子注入是一次性完成的，所以，为了提高高压NMOS管和高压PMOS管的源漏击穿电压，在现有技术中只能单纯的增大硼离子的注入剂量，这样就会导致P阱表面的硼离子浓度比较高，进而使得高压NMOS管的阈值电压比较大，进而使得高压NMOS管的工作电流能力低。
而在本申请实施例中，通过步骤102可知，P阱掺杂区的硼离子是分两次注入的，两次注入的硼离子剂量总和与现有技术中硼离子注入剂量可以相同，当然也可以不相同。
但是，在本申请实施例中，其中一次硼离子注入能量很高，这样就能保证，注入的深度就越深，这样表面硼离子浓度就越小，进而使得硼离子在P阱中从表到里的分布比现有技术更合理，从而可以在提高高压NMOS管和高压PMOS管的源漏击穿电压的同时，将高压NMOS管的阈值电压控制在预定范围内，所述预定范围具体为：以源漏工作电压、栅源工作电压都等于40伏的0.5微米深N阱高压CMOS集成电路为例，可以使高压NMOS的阈值电压（绝对值）调节到1.6～3.0伏。
具体来讲，通过步骤102获得的高压CMOS集成电路半成品的结构包括：如图3所示的N阱和P阱，包括：第一N阱、第一P阱、第二N阱、第二P阱、第三N阱、第三P阱。在具体实现过程中，本申请所属技术领域的普通技术人员还可以根据实际需要，来改变所述N阱和P阱的个数和所述N阱和P阱的位置，在此，本申请人就不再一一举例了。
在执行步骤102之后，本申请实施例中的方法就进入步骤103，即：在形成的所述第一N阱，第二N阱及第三N阱表面，及所述第一P阱，第二P阱及第三P阱表面的第三区域形成场氧化层，其中，所述第三区域属于所述第一区域和/或所述第二区域，场氧化层的英文全称为：Fieldoxide，英文缩写为：Fox。
在除所述第三区域外的第四区域，经过牺牲氧化，形成牺牲氧化层，剥离所述牺牲氧化层，然后在未被场氧化层覆盖的区域（行业内习惯称呼为有源区）形成厚栅氧化层。
其中，所述第四区域属于所述第一区域和/或所述第二区域。
具体来讲，通过步骤103获得的高压CMOS集成电路半成品的结构包括：如图4所示的结构，即在如图3所示结构基础上，在各阱表面增加了场氧化层（Fox）和厚栅氧化层。
在执行步骤103之后，本申请实施例中的方法就进入步骤104，即：通过光刻将所述低压NMOS和所述低压PMOS对应的区域上的光刻胶去除，将符合第二预设条件的第二离子注入到所述第一N阱和所述第一P阱中。
具体来讲，在通过光刻将所述低压NMOS和所述低压PMOS对应的区域上的光刻胶去除之前，所述方法还包括：在所述场氧化层对应的所述第三区域上和所述厚栅氧化层对应的所述第四区域覆盖上光刻胶。
具体来讲，所述将符合第二预定条件的第二离子具体可以为：注入能量值、剂量值分别为10～40千电子伏、5E11～4E12原子/平方厘米的硼离子，或注入能量值、剂量值分别为10～150千电子伏、5E11～4E12原子/平方厘米的二氟化硼离子。
在传统方法中，一般都在牺牲氧化处理之后、厚栅氧化层制作之前，增加1～4个光刻层，分别对低压NMOS、低压PMOS、高压NOMS、高压PMOS进行光刻，注入离子，进而分别调节各区域阱的表面杂质浓度，从而使所述四类MOS管的阈值电压达到预定范围。
需要备注说明的是，现有技术大多采用N型多晶硅作为MOS的栅，由于N型多晶硅的固有特性，如果不设置硼离子注入工艺调节阈值电压，低压NMOS的阈值电压一般都会比预定的范围偏小。
本发明在低压区光刻之后进行一次小剂量的硼离子或二氟化硼离子注入，使低压PMOS的阈值电压的绝对值减小，低压NMOS的阈值电压增大并达到预定的范围内，所述预定范围具体为：以源漏工作电压、栅源工作电压都等于40伏的0.5微米深N阱高压CMOS集成电路为例，可以将低压NMOS的阈值电压（绝对值）调节到0.6～1.0伏。
在具体实现过程中，本申请所属技术领域的普通技术人员还可以根据实际需要，改变所述第二离子的种类，注入剂量值和注入能量值，在此，本申请人就不再一一举例了。
由于高压NMOS和高压PMOS的区域在低压区光刻之后是被光刻胶覆盖的，所以此次硼离子（或二氟化硼离子）注入不影响高压NMOS和高压PMOS的阈值电压。
低压区光刻是制造高压CMOS集成电路中将低压区的后栅氧化层腐蚀成薄栅氧化层必需的步骤，本发明仅仅是在低压区光刻之后增加一次离子注入，并没有增加光刻层。
具体来讲，通过步骤104获得的高压CMOS集成电路半成品的结构包括：如图5所示的结构，即在如图4所示结构的基础上，增加了在场氧化层（Fox）和厚栅氧化层的表面覆盖的光刻胶，及对所述第一N阱所对应的低压PMOS和所述第一P阱所对应的低压NMOS区域进行离子注入形成的硼离子（或二氟化硼离子）。
在执行步骤104之后，本申请实施例中的方法就进入步骤105，即：腐蚀所述低压NMOS和所述低压PMOS对应的区域上的厚栅氧化层，然后去除光刻胶，在所述低压NMOS和所述低压PMOS对应的区域上形成薄栅氧化层。
具体来讲，通过步骤105获得的高压CMOS集成电路半成品的结构包括：如图6所示的结构，即在如图5所示的结构基础上，将第一N阱表面和第一P阱表面的厚栅氧化层腐蚀，形成薄栅氧化层。
在执行步骤105之后，本申请实施例中的方法就进入步骤106，即：在所述第三区域和所述第四区域表面通过淀积形成多晶硅，对所述多晶硅进行光刻和刻蚀、在第五区域形成如图7所示的多晶硅栅。
其中，所述第五区域属于所述第三区域和/或所述第四区域。
具体来讲，通过步骤106获得的高压CMOS集成电路半成品的结构包括：如图7所示的结构，即在如图6所示的结构基础上，增加了在所述厚栅氧化层、薄栅氧化层和部分场氧化层上形成的多晶硅栅。在具体实现过程中，本申请所属技术领域的普通技术人员还可以根据实际需要，改变所述多晶硅栅位置，在此，本申请人就不再一一举例了。
在执行步骤106之后，本申请实施例中的方法就进入步骤107，即：在除所述第三区域和所述第五区域外的第六区域制作N+源/漏区和P+源/漏区，其具体步骤包括：在N+源/漏区光刻、注入离子掺杂，在P+源/漏区光刻、注入离子掺杂，退火等。
其中，在P+源/漏区光刻、注入离子掺杂，具体包括：
在所述第三区域、所述第五区域和第六区域覆盖光刻胶；
对用于形成P+源/漏区的第七区域上的光刻胶进行光刻，其中，所述第七区域属于第六区域；
向所述第七区域注入符合第三预设条件的第三离子，具体实现为：
步骤301，向所述P+源/漏区的区域注入能量值为第三能量值的、剂量为第一剂量值的硼离子或二氟化硼离子，其中，所述硼离子或二氟化硼离子穿透所述厚/薄栅氧化层，形成P+源/漏区，此次注入的所述硼离子或二氟化硼离子不能穿透所述多晶硅栅；所述第三能量和第一剂量具体值和现有技术所用到的能量值和剂量值相同。
步骤302，向所述P+源/漏区的区域注入能量值为第四能量值、剂量值为第二剂量值的硼离子，所述硼离子能穿透所述多晶硅栅和所述栅氧化层；
所述第四能量值具体可以为100～300千电子伏，第二剂量可以为5E11～3E12原子/平方厘米，如图8所示，此步大能量注入的硼离子穿透多晶硅栅和栅氧化层，达到N阱有源区的表面，即在PMOS的多晶硅栅下方（N阱有源区表面）分布了小剂量的硼离子，使低压PMOS和高压PMOS的阈值电压均调节到预定范围，所述预定范围具体为：以源漏工作电压、栅源工作电压都等于40伏的0.5微米深N阱高压CMOS集成电路为例，可以将低压PMOS和高压PMOS的阈值电压（绝对值）调节到0.7～1.1伏、1.8～3.2伏。
在具体实现过程中，本申请所属技术领域的普通技术人员还可以根据实际需要，来改变所述第三离子的种类，注入能量值和注入剂量值，在此，本申请人就不再一一举例了。
在执行所述步骤301和所述步骤302过程中，所述步骤301在所述步骤302之前；或所述步骤301在所述步骤302之后。
其中，第三能量值小于所述第四能量值，所述第一剂量值大于所述第二剂量值。
在传统方法中，P+源/漏区掺杂工艺是在P+源/漏区光刻之后执行一次小能量、大剂量的二氟化硼（或硼）离子注入。
本发明在P+源/漏区光刻之后，小能量、大剂量的二氟化硼（或硼）离子注入之前（或之后）增加了一步大能量、小剂量的硼离子注入，硼离子穿透多晶硅栅和栅氧化层，达到N阱有源区的表面，低压PMOS和高压PMOS的阈值电压均达到预定范围。
P+源/漏区光刻是高压CMOS必需的步骤，本发明仅仅是在P+源/漏区光刻之后增加一次离子注入，并没有增加光刻层。
具体来讲，通过步骤107获得的高压CMOS集成电路半成品的结构包括：如图8所示的结构，即在如图7所示的结构基础上，在第一N阱表面及多晶硅栅两侧形成的P+源/漏，在第一P阱表面及多晶硅栅两侧形成的N+源/漏,在第二N阱表面有源区形成的N+漏,在第二P阱表面及多晶硅栅一侧形成的N+源，在第三N阱表面及多晶硅栅一侧形成的P+源，在第三P阱表面有源区形成的P+漏。
在具体实现过程中，本申请所属技术领域的普通技术人员还可以根据实际需要，来改变所述N+源/漏和P+源/漏的个数和位置，在此，本申请人就不再一一举例了。
除以上步骤外，整个工艺流程中不需要设置其它的工艺步骤调节MOS的阈值电压。
后续的工艺步骤与传统方法制造高压CMOS集成电路的方法相同，包括接触孔、金属引线和钝化保护层的制作等。
本申请提供的一个或多个技术方案，至少具有如下技术效果或优点：
1、在本申请实施例中，P阱掺杂区由两次硼离子注入形成，两次注入的硼离子剂量之和与传统方法的硼离子注入剂量相当，其中一次硼离子注入能量很高，硼离子在P阱中从表到里的分布比传统方法更合理，这样既可以保证高压NMOS和高压PMOS的源漏击穿电压达到预定要求，又可以使高压NMOS的阈值电压被控制在预定范围内。
2、在本申请实施例中，通过在低压区光刻之后进行一次小剂量的硼离子或二氟化硼离子注入，使低压NMOS的阈值电压增大并达到预定的范围内，同时能使低压PMOS的阈值电压的绝对值减小。
3、在本申请实施例中，通过在P+源/漏区光刻之后，小能量、大剂量的二氟化硼（或硼）离子注入之前（或之后）增加了一步大能量、小剂量的硼离子注入，使硼离子穿透多晶硅栅和栅氧化层，有效达到N阱有源区的表面，进而使低压PMOS和高压PMOS的阈值电压的绝对值减小并达到预定的范围内。
4、在现有技术中，低压区光刻和P+源/漏区光刻是制作高压CMOS集成电路的必需的步骤，而在本申请实施例中，仅在现有技术中的低压区光刻之后和P+源/漏区光刻之后分别增加一次离子注入，就能在没有增加光刻层的前提下实现对高压CMOS的阈值电压进行调节。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (9)

1.一种阈值电压调节方法，应用于深N阱高压CMOS集成电路的制造过程中，其特征在于，所述方法包括：
在形成深N阱高压CMOS集成电路的第一P阱、第二P阱及第三P阱过程中，向所述第一P阱、所述第二P阱及所述第三P阱中注入符合第一预设条件的第一离子，所述第一离子分两次注入，所述两次注入的能量值不同，用来对高压NMOS和高压PMOS的源漏击穿电压和阈值电压进行调节；
其中，所述深N阱高压CMOS集成电路至少包含第一P阱、第二P阱、第三P阱和第一N阱、第二N阱、第三N阱，所述第一N阱对应低压PMOS，所述第一P阱对应低压NMOS，所述第二N阱和所述第二P阱对应所述高压NMOS，所述第三N阱和所述第三P阱对应所述高压PMOS；
所述向所述第一P阱、所述第二P阱及所述第三P阱中注入符合第一预设条件的第一离子，具体为：
向所述第一P阱、所述第二P阱及所述第三P阱中注入能够对所述高压NMOS和所述高压PMOS的源漏击穿电压和阈值电压进行调节的硼离子；
所述向所述第一P阱、所述第二P阱及所述第三P阱中注入能够对所述高压NMOS和所述高压PMOS的源漏击穿电压和阈值电压进行调节的硼离子，具体包括：
步骤201，向所述第一P阱、所述第二P阱及所述第三P阱中注入能量值为第一能量值的硼离子；
步骤202，向所述第一P阱、所述第二P阱及所述第三P阱中注入能量值为第二能量值的硼离子，所述第二能量值大于所述第一能量值；
其中，在执行所述步骤201和所述步骤202过程中，所述步骤201在所述步骤202之前；或所述步骤201在所述步骤202之后。
2.如权利要求1所述的方法，其特征在于，在所述向所述第一P阱、所述第二P阱及所述第三P阱中注入符合第一预设条件的第一离子之前，所述方法还包括：
在P型衬底中制作深N阱；
在所述P型衬底的除所述深N阱对应的第一区域外的第二区域形成所述第一P阱、所述第二P阱、所述第一N阱、所述第二N阱，在所述第一区域形成所述第三N阱和所述第三P阱。
3.如权利要求1所述的方法，其特征在于，在所述向所述第一P阱、所述第二P阱及所述第三P阱中注入符合第一预设条件的第一离子之后，所述方法还包括：
在形成的所述第一N阱、所述第二N阱、所述第三N阱表面及所述第一P阱、所述第二P阱、所述第三P阱表面的第三区域，形成场氧化层；
在除所述第三区域外的第四区域，形成厚栅氧化层。
4.如权利要求3所述的方法，其特征在于，在所述形成厚栅氧化层之后，所述方法还包括：
通过光刻将所述低压NMOS和所述低压PMOS对应的区域上的光刻胶去除，将符合第二预设条件的第二离子注入到所述第一N阱和所述第一P阱中，对所述低压PMOS和所述低压NMOS的阈值电压进行调节。
5.如权利要求4所述的方法，其特征在于，所述将符合第二预设条件的第二离子注入到所述第一N阱和所述第一P阱中，具体为：
向所述第一N阱和所述第一P阱中注入能够对所述低压NMOS和所述低压PMOS的阈值电压进行调节的硼离子或二氟化硼离子。
6.如权利要求4所述的方法，其特征在于，在所述将符合第二预设条件的第二离子注入到所述第一N阱和所述第一P阱中之后，所述方法还包括：
腐蚀所述低压NMOS和所述低压PMOS对应的区域上的厚栅氧化层，在所述低压NMOS和所述低压PMOS对应的区域上形成薄栅氧化层，其中，所述厚栅氧化层的厚度大于所述薄栅氧化层的厚度；
在所述第三区域和所述第四区域表面通过淀积形成多晶硅；
对所述多晶硅进行光刻和刻蚀、在第五区域形成多晶硅栅，其中，所述第五区域属于所述第三区域和/或所述第四区域；
在除所述第三区域和所述第五区域外的第六区域制作N+源/漏区和P+源/漏区，其中，所述第六区域属于所述第四区域。
7.如权利要求6所述的方法，其特征在于，所述制作P+源/漏区，具体为：
通过光刻将用于形成P+源/漏区的第七区域上的光刻胶去除，向所述第七区域注入符合第三预设条件的第三离子，其中，所述第七区域属于第六区域。
8.如权利要求7所述的方法，其特征在于，向所述第七区域注入符合第三预设条件的第三离子，具体包括：
步骤301，向所述P+源/漏区的区域注入能量值为第三能量值的、剂量为第一剂量值的硼离子或二氟化硼离子，其中，所述硼离子或二氟化硼离子穿透所述厚/薄栅氧化层，形成P+源/漏区，此次注入的所述硼离子或二氟化硼离子不能穿透所述多晶硅栅；
步骤302，向所述P+源/漏区的区域注入能量值为第四能量值、剂量值为第二剂量值的硼离子，此次注入的所述硼离子能穿透所述多晶硅栅和所述栅氧化层，用来对所述低压PMOS和所述高压PMOS的阈值电压进行调节；
其中，在执行所述步骤301和所述步骤302过程中，所述步骤301在所述步骤302之前；或所述步骤301在所述步骤302之后。
9.如权利要求8所述的方法，其特征在于，所述第三能量值小于所述第四能量值，所述第一剂量值大于所述第二剂量值。
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