CN110783340B - 一种浮栅型nor闪存的制作方法、电路以及其应用 - Google Patents
一种浮栅型nor闪存的制作方法、电路以及其应用 Download PDFInfo
- Publication number
- CN110783340B CN110783340B CN201911093928.8A CN201911093928A CN110783340B CN 110783340 B CN110783340 B CN 110783340B CN 201911093928 A CN201911093928 A CN 201911093928A CN 110783340 B CN110783340 B CN 110783340B
- Authority
- CN
- China
- Prior art keywords
- ion implantation
- implantation
- kev
- energy
- threshold voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 238000005468 ion implantation Methods 0.000 claims description 190
- 238000002513 implantation Methods 0.000 claims description 62
- 238000000034 method Methods 0.000 claims description 36
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 35
- 229910052698 phosphorus Inorganic materials 0.000 claims description 35
- 239000011574 phosphorus Substances 0.000 claims description 35
- 238000004380 ashing Methods 0.000 claims description 22
- 238000004140 cleaning Methods 0.000 claims description 22
- 229920002120 photoresistant polymer Polymers 0.000 claims description 15
- 229910052796 boron Inorganic materials 0.000 claims description 14
- -1 boron ions Chemical class 0.000 claims description 12
- 150000002500 ions Chemical class 0.000 claims description 8
- 238000001039 wet etching Methods 0.000 claims description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 2
- 239000007943 implant Substances 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 abstract description 3
- 235000012431 wafers Nutrition 0.000 description 8
- 238000011161 development Methods 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 238000002360 preparation method Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- INQLNSVYIFCUML-QZTLEVGFSA-N [[(2r,3s,4r,5r)-5-(6-aminopurin-9-yl)-3,4-dihydroxyoxolan-2-yl]methoxy-hydroxyphosphoryl] [(2r,3s,4r,5r)-5-(4-carbamoyl-1,3-thiazol-2-yl)-3,4-dihydroxyoxolan-2-yl]methyl hydrogen phosphate Chemical compound NC(=O)C1=CSC([C@H]2[C@@H]([C@H](O)[C@@H](COP(O)(=O)OP(O)(=O)OC[C@@H]3[C@H]([C@@H](O)[C@@H](O3)N3C4=NC=NC(N)=C4N=C3)O)O2)O)=N1 INQLNSVYIFCUML-QZTLEVGFSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- High Energy & Nuclear Physics (AREA)
- General Physics & Mathematics (AREA)
- Toxicology (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Health & Medical Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明涉及半导体制造技术领域，公开了一种浮栅型NOR闪存的制作方法、电路以及其应用，所述方法包括高压PMOS管离子注入、零阈值电压管离子注入、存储单元离子注入和低压PMOS管离子注入，在零阈值电压管离子注入步骤中仅有离子注入的过程，同时对高压的P管，低压的P管以及存储单元阵列区域的离子注入的剂量进行了限定，本发明在保证了电路相关电学特性的前提下，缩减了工艺步骤、节约晶圆的制作成本、提高了制备效率，具有切实意义上的实用价值。
Description
技术领域
本发明涉及半导体制造技术领域，具体涉及一种浮栅型NOR闪存的制作方法、电路以及其应用。
背景技术
MOS管(金属氧化物半导体场效应管)的几个常见参数包括：源漏击穿电压、栅源击穿电压、阈值电压，其中源漏击穿电压与很多因素相关。比如与阱的掺杂浓度有关，栅源击穿电压主要与栅氧化层的厚度相关，阈值电压主要与阱表面的掺杂浓度相关。
零阈值电压场效应管(ZMOS)在浮栅型闪存设计中是一种常用的常开器件，能在很低的阈值电压(～0.1V)就开启和工作。目前的浮栅型NOR闪存工艺中对于零阈值电压场效应管会有一套完整的工艺步骤去进行对应的阈值电压的调节，包括了曝光显影、离子注入、灰化、清洗一共四道工艺步骤，其中离子注入的区域为高压的NMOS管、ZMOS管，低压的NMOS管、ZMOS管，而高压的P管、低压的P管以及存储单元阵列区域需要使用当层的光罩来制作遮挡层。
现有的浮栅型NOR闪存工艺较为繁琐，工艺成本较高，如何在保证浮栅型NOR闪存各MOS管的电学特性不变的前提下缩减工艺步骤具有较高的研究价值。
发明内容
针对现有技术的不足，本发明提供一种浮栅型NOR闪存的制作方法、物联网设备系统及信息接入与传输的方法用以解决上述问题。
本发明解决技术问题采用如下技术方案：
一种浮栅型NOR闪存的制作方法，包括依次进行的高压PMOS管离子注入、零阈值电压管离子注入、存储单元离子注入和低压PMOS管离子注入，所述高压PMOS管离子注入步骤包括依次进行的场离子注入和阈值电压调整离子注入，其中场离子注入采用的磷离子注入剂量为3.7×1012×(1±3％)cm-2、注入能量为350×(1±3％)KeV，阈值电压调整离子注入采用的磷离子注入剂量为4.12×1012×(1±3％)cm-2、注入能量为60×(1±3％)KeV；
所述零阈值电压管离子注入步骤为：采用硼离子对晶圆上NOR闪存电路区域执行离子注入，其注入剂量为1×1012(1±3％)cm-2、注入能量为100×(1±3％)KeV；
所述存储单元离子注入步骤包括阈值电压调整离子注入，其采用的硼离子注入剂量为4.0×1013×(1±3％)cm-2、注入能量为40×(1±3％)KeV；
所述低压PMOS管离子注入步骤包括依次进行的场离子注入、防击穿离子注入和阈值电压调整离子注入，其中场离子注入采用的磷离子注入剂量为4.1×1012×(1±3％)cm-2、注入能量为300×(1±3％)KeV，防击穿离子注入采用的磷离子注入剂量为3.2×1012×(1±3％)cm-2、注入能量为200×(1±3％)KeV，阈值电压调整离子注入采用的磷离子注入剂量为3.87×1012×(1±3％)cm-2、注入能量为35×(1±3％)KeV。
优选地，所述高压PMOS管离子注入中的场离子注入采用的磷离子注入剂量为3.7×1012cm-2、注入能量为350KeV，阈值电压调整离子注入采用的磷离子注入剂量为4.12×1012cm-2、注入能量为60KeV；
所述零阈值电压管离子注入中硼离子注入剂量为1×1012cm-2、注入能量为100KeV；
所述存储单元离子注入步骤中硼离子注入剂量为4.0×1013cm-2、注入能量为40KeV；
所述低压PMOS管离子注入步骤中场离子注入采用的磷离子注入剂量为4.1×1012cm-2、注入能量为300KeV，防击穿离子注入采用的磷离子注入剂量为3.2×1012cm-2、注入能量为200KeV，阈值电压调整离子注入采用的磷离子注入剂量为3.87×1012cm-2、注入能量为35KeV。
优选地，所述高压PMOS管离子注入步骤包括以下依次进行的步骤：设置当层光罩、曝光显影、深N阱离子注入、N阱离子注入、场离子注入、阈值调整离子注入、光刻胶灰化、清洗。
优选地，所述存储单元离子注入步骤包括以下依次进行的步骤：设置当层光罩、曝光显影、阈值调整离子注入、湿法刻蚀、光刻胶灰化、清洗。
优选地，所述低压PMOS管离子注入步骤具体包括以下依次进行的步骤：设置当层光罩、曝光显影、N阱离子注入、场离子注入、防击穿离子注入、阈值调整离子注入、光刻胶灰化、清洗。
本发明还提供一种浮栅型NOR闪存电路，采用如前述的方法制备得到。
本发明还提供一种芯片，所述芯片包括如前述的浮栅型NOR闪存电路。
本发明还提供一种电子装置，所述电子装置包括如前述的芯片。
与现有技术相比，本发明具有如下的有益效果：
本发明揭示了一种在浮栅型NOR闪存工艺流程中不需要使用零阈值电压管光罩的制作方法，在实际的制作过程中仅需要保留离子注入的过程，而节省掉其他的工艺步骤包括曝光显影、灰化、清洗的制作方法，该方法可以有效的节约晶圆的制作成本，包括节省一块光罩，相对于原始的一整套完整的工艺步骤节省较大比例的工艺步骤，同时对高压的PMOS管，低压的PMOS管以及存储单元阵列区域的离子注入的剂量进行适当的调整，重新限定使得对应的各模块器件保持原有的电学特性。
本发明提供的制备方法经过Synopsys的TCAD的前期仿真验证和后期晶圆上的实验数据表明其可以在保持器件原有特性的同时,并没有带来额外的工艺步骤，本制备方法可以有效的减少浮栅型NOR闪存的晶圆制作的的成本和周期在3％左右。
关于本发明相对于现有技术，其他突出的实质性特点和显著的进步在实施例部分进一步详细介绍。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1为现有技术的浮栅型NOR闪存制备方法中各模块单元的衬底处于暴露的状态时的结构示意图；
图2为现有技术的浮栅型NOR闪存制备方法中零阈值电压管的离子注入步骤时各模块单元的衬底与光罩结构示意图；
图3为本发明的浮栅型NOR闪存制备方法中零阈值电压管的离子注入步骤时的示意图；
图4为现有技术的浮栅型NOR闪存制备方法的流程图；
图5为本发明的浮栅型NOR闪存制备方法的流程图；
图6为本发明制备的浮栅型NOR闪存中高压PMOS管阈值电压与现有基准对比图；
图7为本发明制备的浮栅型NOR闪存中高压PMOS管饱和状态电流与现有基准对比图；
图8为本发明制备的浮栅型NOR闪存中高压零阈值管饱和状态电流与现有基准对比图；
图9为本发明制备的浮栅型NOR闪存中低压PMOS管阈值电压与现有基准对比图；
图10为本发明制备的浮栅型NOR闪存中低压PMOS管饱和状态电流与现有基准对比图；
图11为本发明制备的浮栅型NOR闪存中存储单元写入状态阈值电压与现有基准对比图；
图12为本发明制备的浮栅型NOR闪存中存储单元擦除状态阈值电压与现有基准对比图；
图13为本发明制备的浮栅型NOR闪存中存储单元擦除状态饱和电流与现有基准对比图；
图14为本发明制备的浮栅型NOR闪存的批次晶圆良品率与现有基准对比图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在说明书及权利要求书当中使用了某些名称来指称特定组件。应当理解，本领域普通技术人员可能会用不同名称来指称同一个组件。本申请说明书及权利要求书并不以名称的差异作为区分组件的方式，而是以组件在功能上的实质性差异作为区分组件的准则。如在本申请说明书和权利要求书中所使用的“包含”或“包括”为一开放式用语，其应解释为“包含但不限定于”或“包括但不限定于”。具体实施方式部分所描述的实施例为本发明的较佳实施例，并非用以限定本发明的范围。
请参照图1、2、4，在现有的浮栅型NOR闪存的制作方法中，在做零阈值电压管离子注入过程之前的芯片的所处的工艺情形为高压的NMOS、PMOS、ZMOS管,低压的NMOS、PMOS、ZMOS管以及存储单元阵列的衬底均处于暴露的状态,正常的工艺流程下一步是要使用光罩进行零阈值电压管的离子注入过程包括使用当层的光罩进行零阈值电压管的离子注入过程,包括了曝光显影、离子注入、灰化、清洗一共四道工艺步骤.其中离子注入的区域为高压的NMOS、ZMOS管,低压的NMOS、PMOS、ZMOS管而高压的PMOS管,低压的PMOS管以及存储单元阵列区域需要使用当层的光罩来制作遮挡层，本发明的制备方法在零阈值电压场效应管阈值电压的调节的工艺步骤仅需要使用离子注入过程,而节省掉其他的工艺步骤包括曝光显影、灰化、清洗的制作方法，同时由于而高压的PMOS管,低压的PMOS管以及存储单元阵列区域由于有额外的离子注入,需对高压的PMOS管,低压的PMOS管以及存储单元阵列区域的离子注入的剂量进行适当的调整使得对应的器件保持原有的电学特性，因此在实施例中对于与现有技术中相同的步骤以及参数就不做过多的叙述，只对本发明调整的内容作出了详细的介绍。
请参照图3、5：
实施例1
本实施例的一种浮栅型NOR闪存的制作方法，包括依次进行的高压PMOS管离子注入、零阈值电压管离子注入、存储单元离子注入和低压PMOS管离子注入，
其中高压PMOS管离子注入步骤包设置当层光罩、曝光显影、深N阱离子注入、N阱离子注入、场离子注入、阈值调整离子注入、光刻胶灰化、清洗，在本实施例中场离子注入采用的磷离子注入剂量为3.7×1012×97％cm-2、注入能量为350×97％KeV，阈值电压调整离子注入采用的磷离子注入剂量为4.12×1012×97％cm-2、注入能量为60×97％KeV，其他步骤与现有技术相同；
本实施例中的零阈值电压管离子仅包括离子注入，无需进行其他原有的曝光显影、灰化、清洗的工艺过程,这也意味着原本所需的光罩也不需要制作，本实施例的注入步骤为：采用硼离子对晶圆上NOR闪存电路区域执行离子注入，其注入剂量为1×1012×97％cm-2、注入能量为100×97％KeV；
存储单元离子注入步骤包设置当层光罩、曝光显影、阈值调整离子注入、湿法刻蚀、光刻胶灰化、清洗，其采用的硼离子注入剂量为4.0×1013×97％cm-2、注入能量为40×97％KeV，其他步骤与现有技术相同；
低压PMOS管离子注入步骤包括依次进行的设置当层光罩、曝光显影、N阱离子注入、场离子注入、防击穿离子注入、阈值调整离子注入、光刻胶灰化、清洗，本实施例中场离子注入采用的磷离子注入剂量为4.1×1012×97％cm-2、注入能量为300×97％KeV，防击穿离子注入采用的磷离子注入剂量为3.2×1012×97％cm-2、注入能量为200×97％KeV，阈值电压调整离子注入采用的磷离子注入剂量为3.87×1012×97％cm-2、注入能量为35×97％KeV，其他步骤与现有技术相同。
实施例2
本实施例的一种浮栅型NOR闪存的制作方法，包括依次进行的高压PMOS管离子注入、零阈值电压管离子注入、存储单元离子注入和低压PMOS管离子注入，
其中高压PMOS管离子注入步骤包设置当层光罩、曝光显影、深N阱离子注入、N阱离子注入、场离子注入、阈值调整离子注入、光刻胶灰化、清洗，在本实施例中场离子注入采用的磷离子注入剂量为3.7×1012cm-2、注入能量为350KeV，阈值电压调整离子注入采用的磷离子注入剂量为4.12×1012cm-2、注入能量为60KeV，其他步骤与现有技术相同；
本实施例中的零阈值电压管离子仅包括离子注入，无需进行其他原有的曝光显影、灰化、清洗的工艺过程，这也意味着原本所需的光罩也不需要制作，本实施例的注入步骤为：采用硼离子对晶圆上NOR闪存电路区域执行离子注入，其注入剂量为1×1012cm-2、注入能量为100KeV；
存储单元离子注入步骤包设置当层光罩、曝光显影、阈值调整离子注入、湿法刻蚀、光刻胶灰化、清洗，其采用的硼离子注入剂量为4.0×1013cm-2、注入能量为40KeV，其他步骤与现有技术相同；
低压PMOS管离子注入步骤包括依次进行的设置当层光罩、曝光显影、N阱离子注入、场离子注入、防击穿离子注入、阈值调整离子注入、光刻胶灰化、清洗，本实施例中场离子注入采用的磷离子注入剂量为4.1×1012cm-2、注入能量为300KeV，防击穿离子注入采用的磷离子注入剂量为3.2×1012cm-2、注入能量为200KeV，阈值电压调整离子注入采用的磷离子注入剂量为3.87×1012cm-2、注入能量为35KeV，其他步骤与现有技术相同。
实施例3
本实施例的一种浮栅型NOR闪存的制作方法，包括依次进行的高压PMOS管离子注入、零阈值电压管离子注入、存储单元离子注入和低压PMOS管离子注入，
其中高压PMOS管离子注入步骤包设置当层光罩、曝光显影、深N阱离子注入、N阱离子注入、场离子注入、阈值调整离子注入、光刻胶灰化、清洗，在本实施例中场离子注入采用的磷离子注入剂量为3.7×1012×103％cm-2、注入能量为350×103％KeV，阈值电压调整离子注入采用的磷离子注入剂量为4.12×1012×103％cm-2、注入能量为60×103％KeV，其他步骤与现有技术相同；
本实施例中的零阈值电压管离子仅包括离子注入，无需进行其他原有的曝光显影、灰化、清洗的工艺过程,这也意味着原本所需的光罩也不需要制作，本实施例的注入步骤为：采用硼离子对晶圆上NOR闪存电路区域执行离子注入，其注入剂量为其注入剂量为1×1012×103％cm-2、注入能量为100×103％KeV；
存储单元离子注入步骤包设置当层光罩、曝光显影、阈值调整离子注入、湿法刻蚀、光刻胶灰化、清洗，其采用的硼离子注入剂量为4.0×1013×103％cm-2、注入能量为40×103％KeV，其他步骤与现有技术相同；
低压PMOS管离子注入步骤包括依次进行的设置当层光罩、曝光显影、N阱离子注入、场离子注入、防击穿离子注入、阈值调整离子注入、光刻胶灰化、清洗，本实施例中场离子注入采用的磷离子注入剂量为4.1×1012×103％cm-2、注入能量为300×103％KeV，防击穿离子注入采用的磷离子注入剂量为3.2×1012×103％cm-2、注入能量为200×103％KeV，阈值电压调整离子注入采用的磷离子注入剂量为3.87×1012×103％cm-2、注入能量为35×103％KeV，其他步骤与现有技术相同。
请参照图6-14可以看出本发明制备的浮栅型NOR闪存电路与现有技术制备的电路相关电学特性基本相同，但是缩减了工艺步骤、节约晶圆的制作成本，提高了制备效率，具有切实意义上的实用价值。
实施例4
本实施例提供一种浮栅型NOR闪存电路，采用如实施例1、2、3中任意一个制备方法制备而得。
实施例5
本实施例提供一种芯片，包括如实施例4所述的浮栅型NOR闪存电路。
实施例6
本实施例提供一种电子装置，包括如实施例5所述的芯片
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
Claims (8)
1.一种浮栅型NOR闪存的制作方法，包括依次进行的高压PMOS管离子注入、零阈值电压管离子注入、存储单元离子注入和低压PMOS管离子注入，其特征在于，
所述高压PMOS管离子注入步骤包括依次进行的场离子注入和阈值电压调整离子注入，其中场离子注入采用的磷离子注入剂量为3.7×1012×(1±3％)cm-2、注入能量为350×(1±3％)KeV，阈值电压调整离子注入采用的磷离子注入剂量为4.12×1012×(1±3％)cm-2、注入能量为60×(1±3％)KeV；
所述零阈值电压管离子注入步骤为：采用硼离子对晶圆上NOR闪存电路区域执行离子注入，其注入剂量为1×1012×(1±3％)cm-2、注入能量为100×(1±3％)KeV；
所述存储单元离子注入步骤包括阈值电压调整离子注入，其采用的硼离子注入剂量为4.0×1013×(1±3％)cm-2、注入能量为40×(1±3％)KeV；
所述低压PMOS管离子注入步骤包括依次进行的场离子注入、防击穿离子注入和阈值电压调整离子注入，其中场离子注入采用的磷离子注入剂量为4.1×1012×(1±3％)cm-2、注入能量为300×(1±3％)KeV，防击穿离子注入采用的磷离子注入剂量为3.2×1012×(1±3％)cm-2、注入能量为200×(1±3％)KeV，阈值电压调整离子注入采用的磷离子注入剂量为3.87×1012×(1±3％)cm-2、注入能量为35×(1±3％)KeV。
2.根据权利要求1所述的一种浮栅型NOR闪存的制作方法，其特征在于，所述高压PMOS管离子注入中的场离子注入采用的磷离子注入剂量为3.7×1012cm-2、注入能量为350KeV，阈值电压调整离子注入采用的磷离子注入剂量为4.12×1012cm-2、注入能量为60KeV；
所述零阈值电压管离子注入中硼离子注入剂量为1×1012cm-2、注入能量为100KeV；
所述存储单元离子注入步骤中硼离子注入剂量为4.0×1013cm-2、注入能量为40KeV；
所述低压PMOS管离子注入步骤中场离子注入采用的磷离子注入剂量为4.1×1012cm-2、注入能量为300KeV，防击穿离子注入采用的磷离子注入剂量为3.2×1012cm-2、注入能量为200KeV，阈值电压调整离子注入采用的磷离子注入剂量为3.87×1012cm-2、注入能量为35KeV。
3.根据权利要求1或2所述的一种浮栅型NOR闪存的制作方法，所述高压PMOS管离子注入步骤包括以下依次进行的步骤：设置当层光罩、曝光显影、深N阱离子注入、N阱离子注入、场离子注入、阈值调整离子注入、光刻胶灰化、清洗。
4.根据权利要求1或2所述的一种浮栅型NOR闪存的制作方法，所述存储单元离子注入步骤包括以下依次进行的步骤：设置当层光罩、曝光显影、阈值调整离子注入、湿法刻蚀、光刻胶灰化、清洗。
5.根据权利要求1或2所述的一种浮栅型NOR闪存的制作方法，所述低压PMOS管离子注入步骤具体包括以下依次进行的步骤：设置当层光罩、曝光显影、N阱离子注入、场离子注入、防击穿离子注入、阈值调整离子注入、光刻胶灰化、清洗。
6.一种浮栅型NOR闪存电路，其特征在于，采用如权利要求1-5任意一项所述的方法制备得到。
7.一种芯片，其特征在于，包括如权利要求6所述的浮栅型NOR闪存电路。
8.一种电子装置，其特征在于，包括如权利要求7所述的芯片。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911093928.8A CN110783340B (zh) | 2019-11-11 | 2019-11-11 | 一种浮栅型nor闪存的制作方法、电路以及其应用 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911093928.8A CN110783340B (zh) | 2019-11-11 | 2019-11-11 | 一种浮栅型nor闪存的制作方法、电路以及其应用 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110783340A CN110783340A (zh) | 2020-02-11 |
| CN110783340B true CN110783340B (zh) | 2021-08-31 |
Family
ID=69391007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201911093928.8A Active CN110783340B (zh) | 2019-11-11 | 2019-11-11 | 一种浮栅型nor闪存的制作方法、电路以及其应用 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110783340B (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101226962A (zh) * | 2008-02-22 | 2008-07-23 | 谭健 | Hvmos及集成hvmos与cmos的半导体器件 |
| CN103594491A (zh) * | 2012-08-14 | 2014-02-19 | 北大方正集团有限公司 | 一种cdmos工艺以及制作方法 |
| CN103730419A (zh) * | 2012-10-12 | 2014-04-16 | 北大方正集团有限公司 | 一种阈值电压调节方法 |
| CN109166804A (zh) * | 2018-08-29 | 2019-01-08 | 上海华虹宏力半导体制造有限公司 | 零阈值电压nmos的制备方法 |
-
2019
- 2019-11-11 CN CN201911093928.8A patent/CN110783340B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101226962A (zh) * | 2008-02-22 | 2008-07-23 | 谭健 | Hvmos及集成hvmos与cmos的半导体器件 |
| CN103594491A (zh) * | 2012-08-14 | 2014-02-19 | 北大方正集团有限公司 | 一种cdmos工艺以及制作方法 |
| CN103730419A (zh) * | 2012-10-12 | 2014-04-16 | 北大方正集团有限公司 | 一种阈值电压调节方法 |
| CN109166804A (zh) * | 2018-08-29 | 2019-01-08 | 上海华虹宏力半导体制造有限公司 | 零阈值电压nmos的制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110783340A (zh) | 2020-02-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6444523B1 (en) | Method for fabricating a memory device with a floating gate | |
| JP2964232B2 (ja) | 半導体装置の製造方法 | |
| US20120056257A1 (en) | Non-Volatile Memory System with Modified Memory Cells | |
| US6730555B2 (en) | Transistors having selectively doped channel regions | |
| US9337310B2 (en) | Low leakage, high frequency devices | |
| US6268250B1 (en) | Efficient fabrication process for dual well type structures | |
| US8633082B2 (en) | Method for fabricating high-gain MOSFETs with asymmetric source/drain doping for analog and RF applications | |
| CN110783340B (zh) | 一种浮栅型nor闪存的制作方法、电路以及其应用 | |
| US6580639B1 (en) | Method of reducing program disturbs in NAND type flash memory devices | |
| US20110033993A1 (en) | Method of fabricating cmos transistor | |
| JP2932376B2 (ja) | 半導体装置及びその製造方法 | |
| JP2009010374A (ja) | 半導体素子の製造方法 | |
| JP2806234B2 (ja) | 半導体装置及びその製造方法 | |
| CN109545674B (zh) | 半导体器件的形成方法及半导体器件 | |
| US6927151B2 (en) | Method of manufacturing semiconductor device | |
| US20080057652A1 (en) | Ion implantation method of semiconductor device | |
| KR100358571B1 (ko) | 반도체소자의 제조방법 | |
| JP2007318073A (ja) | フラッシュメモリ素子の製造方法 | |
| JP3228171B2 (ja) | 半導体記憶装置の製造方法 | |
| KR100751656B1 (ko) | 반도체 메모리 소자 제조방법 | |
| KR100680488B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| JP2006073981A (ja) | 半導体素子のセルチャンネルイオン注入方法 | |
| TW202006930A (zh) | 用於製造反熔絲結構之半導體製程方法 | |
| KR100864931B1 (ko) | 반도체소자의 게이트 산화막 형성방법 | |
| KR20070013023A (ko) | 고전압 피모스 트랜지스터의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information |
Address after: 230000 building 11, alumni enterprise innovation park, Luyang University of science and technology, northwest of the intersection of Tianshui road and Taihe Road, Luyang District, Hefei City, Anhui Province Applicant after: Hengshuo semiconductor (Hefei) Co.,Ltd. Address before: 230000 building 11, alumni Innovation Park, Luyang University of science and technology, northwest of the intersection of Tianshui road and Taihe Road, Luyang District, Hefei City, Anhui Province Applicant before: ZBIT SEMICONDUCTOR Ltd. |
|
| CB02 | Change of applicant information | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |