CN103715132B - 金属互连结构的形成方法 - Google Patents
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Abstract
一种金属互连结构的形成方法,包括:提供半导体基底;在所述半导体基底上形成介质层;在所述介质层中形成通孔;在介质层表面及所述通孔的侧壁和底部电镀至少一层金属层;在通孔内填充满导电层,形成金属互连结构;其中,在电镀完金属层后,对该金属层进行刻蚀,去除通孔顶部拐角处部分厚度的金属层。本发明采用填充金属层和刻蚀金属层交替的方法,避免了填充金属层时,在所填充的通孔口出发生桥连的现象。
Description
技术领域
本发明涉及半导体制作领域,尤其涉及一种金属互连结构的形成方法。
背景技术
随着超大规模集成电路(ULSI)的发展,半导体器件的特征尺寸不断缩小,线宽变窄,导致金属互连线的尺寸也不断缩小,填充金属互连线的工艺受到了很大的挑战。
专利公开号为CN1203444A的中国专利公开了一种形成半导体器件接触塞的方法。包括:在形成有多个扩散区半导体衬底上形成绝缘层;腐蚀绝缘层直到暴露至少一个扩散区,以形成接触孔;在绝缘层上淀积导电层,用导电层填充接触孔。而在半导体器件的特征尺寸逐渐缩小的情况,类似这样的金属互连线形成方法会受到局限,从而影响形成的半导体器件的性能。
具体的,参考图1~图2所示,其中图1,在半导体衬底300上形成层间介质层100,在层间介质层100上形成作为硬掩膜层的氮化钛层120;在氮化钛层120和层间介质层100中刻蚀形成若干开口40,所述开口40为接触孔或者通孔;在形成开口40后,向开口40内填充满金属铜。但是在关键尺寸缩小到很小以后,在开口40中填充金属铜时会发生图2所示的现象:填充的金属铜层125时,在开口40的顶端会发生两边的金属铜层125进一步缩小,严重时甚至会发生两端的金属铜层125会桥连(over-hang)在一起的情况。这样会阻碍后续金属铜的填充,使得开口40内填充的金属铜具有空洞(Void),容易导致金属互连结构的短路或者铜的电迁移(EM),最终对器件的性能带来非常不好的影响。除了填充铜以外,金属互连工艺中也还包括填充别的金属,如铝、镍等金属。在填充别的金属的时候,也会发生类似的现象。
发明内容
本发明解决的问题是适应半导体器件的特征尺寸逐渐缩小的情况下,现有的半导体制作工艺中制作金属互连结构时,其中导电层的填充效果不好。
为解决上述问题,本发明提供了一种金属互连结构的形成方法,包括:
提供半导体基底;
在所述半导体基底上形成介质层;
在所述介质层中形成通孔;
在介质层表面及所述通孔的侧壁和底部电镀至少一层金属层,直至在通孔内填充满由所述金属层构成的导电层,形成金属互连结构;
其中,在电镀完金属层后,对该金属层进行刻蚀,去除通孔顶部拐角处部分厚度的金属层。
可选的,所述金属层为铜或镍。
可选的,在金属层为铜时,刻蚀金属层的工艺为在可溶性铜盐、氯化钠和强酸的混合溶液中通入氧气。
可选的,所述强酸为硫酸或硝酸中的一种,所述可溶性铜盐为所述强酸的酸根所对应的铜盐。
可选的,当强酸为硫酸时,可溶性铜盐为硫酸铜,所述硫酸铜的浓度范围为4.75g/L~5.25g/L,所述氯化钠的浓度范围为11.4g/L~12.6g/L,所述硫酸的质量百分比浓度范围为17.1%~18.9%。
可选的,当强酸为硝酸时,可溶性铜盐为硝酸铜,,所述硝酸铜的浓度范围为5.51g/L~6.09g/L,所述氯化钠的浓度范围为11.4g/L~12.6g/L,所述硝酸的质量百分比浓度范围为47.5%~52.5%。
可选的,刻蚀金属层时,环境温度设置为20℃~30℃,通入的氧气的流量为40mL/min~60mL/min。
可选的,当金属层为铜时,电镀采用的电镀液包含硫酸铜、硫酸和水。
可选的,电镀时间为10min~15min,刻蚀时间为10min~15min。
可选的,所述通孔中填充满导电层后还包括步骤:对所述导电层及金属层进行化学机械研磨至露出介质层。
可选的,在每步电镀工艺之后及刻蚀工艺之后均包括清洗步骤,所述清洗采用去离子水进行。
与现有技术相比,本发明具有以下优点:
本发明采用电镀和刻蚀交替的方法,每次电镀形成一层金属层之后都进行一次刻蚀,这样可以在填充金属层的过程中,在可能发生桥连之前就进行刻蚀,而把通孔顶部的金属层刻蚀掉一部分。有效避免了后续填充导电层时,在所填充的通孔顶部发生桥连的现象,进而避免了通孔内产生空穴而造成短路,提高了半导体器件的电性能。
进一步,刻蚀金属层的工艺为在可溶性铜盐、氯化钠和强酸的混合溶液中通入氧气,所需要的如可溶性铜盐、氯化钠等反应试剂容易得到,且所述刻蚀过程可在常温下进行,刻蚀工艺操作方法简单,容易控制。
附图说明
图1至图2是现有技术中形成金属互连结构的过程中填充铜时发生桥连现象的示意图;
图3至图9是本发明提供的实施例一中形成金属互连结构的示意图。
具体实施方式
铜互连是目前超大规模集成电路中的主流互连技术,一般铜互连采用大马士革工艺(Dual Damascene),其主要是先形成用于金属互连的通孔(包括接触孔)或者连通一个以上通孔的互连槽,然后再在通孔或者互连槽中填充铜,而电镀铜是铜互连中的主要工艺。在本申请文件中,金属互连结构表示填充好铜的通孔、互连槽或通孔和互连槽的组合结构。为使本发明的上述目的、特征和优点能够更加明显易懂,下面结合附图对本发明的具体实施方式做详细的说明。
实施例一
图3至图9是本实施例中形成金属互连结构的示意图。本实施例的金属互连结构为填充铜的接触孔。
参考图3所示,提供半导体基底300,在所述半导体基底300上形成介质层100;在所述介质层100上形成硬掩膜层120。
本实施例中,所述半导体基底300可以为已形成有晶体管、电容器或电阻器等功能器件的硅衬底、SOI衬底或砷化镓衬底等。
所述介质层100作为层间介质层,其可以为是介电常数(k)小于4大于2的普通低介电材料层,也可以是介电常数(k)小于2的超低介电材料层。
所述硬掩膜层120为氮化硅;所述硬掩膜层120的作用为在后续工艺中,以光刻胶为掩模对介质层100进行选择性刻蚀时,防止出现由于光刻胶在刻蚀过程中坍塌而让介质层100不需要被刻蚀的部分也被刻蚀的现象,作为光刻胶的辅助掩模层。可以选择在介质100层上形成硬掩膜层120,也可以不形成。
继续参考图3,在硬掩膜层120和介质层100中形成通孔41。
本实施例中,形成通孔41的工艺为:于硬掩膜层120上形成具有通孔图案的光刻胶层;以光刻胶层为掩膜,刻蚀硬掩膜层120至露出介质层100,形成开口;去除光刻胶层后,以硬掩膜层120为掩膜,沿开口刻蚀介质层100至露出半导体基底300。
本实施例中,由于铜容易扩散,在进行下一步骤之前,可以先在通孔41的侧壁和底部形成好金属阻挡层32防止后续要填充的铜扩散到介质层100中,影响最终形成的器件的性能。所述金属阻挡层32为TaN或TiN。
参考图4所示,在金属阻挡层32表面形成籽晶层31和第一金属铜层131。
本实施例中,形成籽晶层31的方式为溅射,所述籽晶层31为Cu、CuMn或Ru等;所述籽晶层31的作用是增加铜与通孔壁的粘附性,并且作为电镀时候的导电介质。除本实施例外,还可以不形成籽晶层31。
在籽晶层31及硬掩膜层120表面形成第一金属铜层131为电镀法。
在本实施例中,所述电镀反应采用硫酸盐体系的电镀液,镀液由硫酸铜、硫酸和水组成。把电源加在铜(阳极)和硅片(阴极)之间,使溶液中产生电流并形成电场。从而阳极的铜发生反应转化成铜离子和电子,同时阴极附近的铜离子与电子结合形成镀在籽晶层表面的铜,铜离子在外加电场的作用下,由阳极向阴极定向移动并补充阴极附近的浓度损耗。
在电镀的时候,铜原子在开口的边缘处容易形成凸出的结构,由于通孔的深宽比较大,容易在通孔还没有填满的时候就在通孔的开口处形成桥连(over-hang),把通孔的口给封住了,在通孔中形成空洞,并且阻碍了通孔中铜的继续填充。
因此,在电镀进行一段时间后,中断所述铜电镀。所述通孔内即形成了第一金属铜层131,沿着通孔内壁的第一金属铜层131内构成了第一开口42,第一开口42的边沿处的铜凸出50,但是还没有形成桥连。
在所述电镀时候,既要保证第一开口42的边沿处的形成有铜凸出50,又要确保还没有形成桥连。可以通过控制电镀的时间来控制第一金属铜层131的形成的程度,而所述电镀的时间可通过总结多次不同的工艺操作的结果来得到。
在进行下一步骤之前,还包括利用去离子水清洗第一金属铜层131的表面和第一开口42,确保电镀液被清洗掉,不会影响下一步骤的反应。
参考图5所示,去除第一开口42的边缘处的铜相向凸出50。
所述去除方法为对第一金属铜层131进行湿法刻蚀,刻蚀去除部分厚度的第一金属铜层131及图4中第一开口42的边沿处的铜凸出50,所述湿法刻蚀在通入氧气的硫酸铜、氯化钠和强酸的混合溶液进行。
图5中可见,经过湿法刻蚀,图4中所示的第一开口42边沿处的凸出铜50被刻蚀掉,避免了桥连的发生;相应的,第一金属铜层131也被减薄了。
本发明的发明人提出的在鼓入氧气的可溶性铜盐、氯化钠和强酸的混合溶液中刻蚀铜的方法能够在常温下进行。其中的强酸可以为稀硫酸或者稀硝酸。其中所使用的可溶性铜盐为所使用的强酸的强酸根所对应铜盐。与所使用的强酸相对应的,所述可溶性铜盐可以为硫酸铜或者硝酸铜:当使用的强酸为硫酸时,所使用的可溶性铜盐为硫酸铜;当使用的强酸为硝酸铜时,所使用的强酸为稀硝酸。
本实施例中,所述湿法刻蚀所用的混合溶液中的强酸为硫酸,可溶性铜盐为硫酸铜。具体其中发生的离子反应过程如下:
Cu+Cu2+=2Cu+ (1)
Cu++Cl-=CuCl CuCl+Cl-=CuCl2 - (2)
CuCl2 -+O2+2H2O=2[Cu(OH)2·CuCl2]+4Cl- (3)
4CuCl+O2+2H2O=2[Cu(OH)2·CuCl2] (4)
[Cu(OH)2·CuCl2]+H2SO4=CuSO4+CuCl2+2H2O (5)
CuSO4+5H2O=CuSO4·5H2O (6)
在其它的实施方式中,若使用硝酸和硝酸铜,其离子反应也类似,只是最终生成的不是硫酸铜晶体,而是硝酸铜晶体。具体反应过程为本领域技术人员容易根据前述反应过程而推知,在此不再累述。
本实施例中,所使用硫酸的质量百分比浓度为18%,反应开始前,混合溶液中NaCl的浓度为12g/L,CuSO4的浓度为5g/L。对于使用强酸为硝酸,使用铜盐为硝酸铜的实施方式中,所使用的硝酸的质量百分比浓度为50%,硝酸铜在混合溶液中的浓度为5.9g/L。在实际生产过程中,各种试剂的浓度可以在前述的浓度基础上左右浮动5%,即在使用硫酸和硫酸铜的方案中,进行湿法刻蚀的所述混合溶液中,所述硫酸铜的浓度范围为4.75g/L~5.25g/L,所述氯化钠的浓度范围为11.4g/L~12.6g/L,所述硫酸的溶质质量百分比浓度范围为17.1%~18.9%。在使用硝酸和硝酸铜的方案中,所述硝酸铜的浓度范围为5.51g/L~6.09g/L,所述氯化钠的浓度范围为11.4g/L~12.6g/L,所述硝酸的溶质质量百分比浓度范围为47.5%~52.5%。
这样的方法中,除了初始反应物的浓度,反应过程中的温度和氧气通入量会对反应有所影响。当温度较高时,能够加速反应进行,但温度的升高又会引起氧气溶解度的降低,从而上述反应变慢。并且温度较高,需要提供的热预算也较大。氧气的流量较大时,会促进反应的进行,当氧气的流量增大到一定值后,氧气的溶解度达到饱和,反应速率不再有明显的变化,当氧气流量过大,过大的气速反而导致氧气在混合溶液中的溶解效果不好,使得反应速度变慢。
在本实施例中,反应速率的控制也很重要,对于半导体制作工艺来说,形成的材料层一般都是微米级以下的,对于本发明来说,前一步骤形成的铜金属层也只是部分填充所述图3所示的工艺步骤中形成通孔41,厚度为几十到几百纳米左右。并且也只是需要部分去除其厚度。若这一步骤的湿法刻蚀中,反应速率太快了使得这一步骤中去除铜的程度不容易控制,容易导致前一步骤中生成的铜一下子全被刻蚀掉了。
经过发明人多次实践,当所述温度在20℃~30℃时,所述氧气的流量为40mL/min~60mL/min,其反应速率和反应进行的情况比较适宜。其中,当温度为室温(25℃)时,不需要额外的升温设置,操作方便,为最优方案。在室温中,氧气的流量为50mL/min为最优。本实施例中,所述温度和氧气的流量采用最优方案的设置。
前一步骤的电镀和这一步骤的湿法刻蚀的时间需要相配合,以在电镀进行时,还没有发生桥连就停止电镀,而在湿法刻蚀时候,既要保证第一开口42的边沿处铜凸出51被去掉,又要确保不把电镀形成的第一金属铜层131给完全给刻蚀掉。其中,每一步骤进行的时间可通过总结多次不同的工艺操作的结果来得到。具体的,铜电镀进行10min~15min,每次湿法刻蚀进行10min~15min。
本步骤中所采用的湿法刻蚀的方法,其中所需要的试剂容易得到,可在常温下进行,操作方法简单,工艺过程容易控制,并且生成物没有污染性气体或者挥发物。
参考图6所示,所述第一金属铜层上形成第二金属铜层132。
具体为,对进行湿法刻蚀后所述第一开口进行铜电镀,以在所述第一金属铜层上形成第二金属铜层132,所述第二金属铜层132部分填充所述第一开口,以形成第二开口43;
同前述过程类似的,在第一开口中进行铜电镀,继续填充铜,以在第一金属铜层上形成第二金属铜层132(图中第一金属铜层略去未显示)。沿着通孔内部的第一金属铜层132构成第二开口43,所述第二开口43的边缘51处的铜相向凸出。
参考图7所示,去除第二开口43的边缘处的铜相向凸出51。
所述去除方法为对所述第二开口43进行湿法刻蚀,部分刻蚀所述第二金属铜层132,以去除第二开口43的边缘处的铜相向凸出51。所述湿法刻蚀在通入氧气的硫酸铜、氯化钠和强酸的混合溶液进行。
同前一步骤的电镀和这一步骤的湿法刻蚀的时间需要相配合,以在电镀的时候,还没有发生桥连就被停止,而在湿法刻蚀时候,既要保证第二开口43的边沿处铜凸出51被去掉,又要确保不把电镀形成的第一金属铜层131给完全给刻蚀掉。其中,每一步骤进行的时间可通过总结多次工艺操作的结果来得到。具体的,铜电镀进行10~15min,每次湿法刻蚀进行10~15min。
参考图8所示,在原通孔41中多次进行铜电镀和湿法刻蚀后,填充导电层,直至图3所示的工艺里形成的通孔41中填充满导电层130。铜电镀和湿法刻蚀的步骤依次循环,每次转换之间需要经过去离子水的清洗步骤以避免两个步骤互相影响。工艺进行至所述通孔被导电层130填满。在本实施例中为多次形成的铜金属层,在其它实施方式中,也可以为多次电镀和刻蚀形成的多层金属铜层和别的导电材料的组合。
其中,前述过程中,在别的实施方式中,所述电镀和刻蚀的次数至少一次,具体不限。保证在直至最后一次电镀把所述通孔填充满之前,每次电镀之后均进行一次刻蚀。
参考图9所示,最后进行化学机械研磨,使得所述铜层130与硬掩膜层120齐平,形成好本实施例的金属互连结构。
对于别的实施方式中,所述金属互连结构还可以为接触孔、金属互连槽、多个通孔或者接触孔或者同时具有多个通孔或接触孔以及连通多个通孔或者接触孔的金属互连槽的双大马士革结构。对于其它实施方式中的金属互连结构,所述填充铜的方式和原理和前述过程相似。
本实施例中,以多次电镀形成金属铜层为例,在别的实施方式中,所述电镀形成金属铜层的次数只要为大于等于一次即可,即可以是一次电镀形成金属铜层,也可以是三次电镀金属铜层,以此类推,具体的电镀次数根据实际工艺确定;且每次电镀完金属铜层以后,就进行刻蚀工艺。
实施例二
本实施例中,以在一个通孔填充镍为例来阐述本发明中形成金属互连结构的主要构思。
和实施例一类似的,本实施例也包括:
提供半导体基底;在所述半导体基底上形成介质层;在所述介质层中形成通孔;在介质层表面及所述通孔的侧壁和底部电镀至少一层金属层,直至在通孔内填充满由所述金属层构成的导电层,形成金属互连结构;其中,在最后一次电镀之前,每层金属层电镀后,对该金属层进行刻蚀,去除通孔顶部拐角处部分厚度的金属层。
其中,所述金属层为镍,所述电镀时,运用的镀液为硫酸镍、氯化镍和硼酸的混合溶液;所述刻蚀时,在可溶性铜盐、盐酸和其它具有氧化性酸的混合溶液中进行。所述氧化性酸优选为硝酸。
以上所述,仅是本发明的较佳实施例而已,并非对本发明作任何形式上的限制。
虽然本发明已以较佳实施例披露如上,然而并非用以限定本发明。任何熟悉本领域的技术人员,在不脱离本发明技术方案范围情况下,都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰,或修改为等同变化的等效实施例。因此,凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰,均仍属于本发明技术方案保护的范围内。
Claims (6)
1.一种金属互连结构的形成方法,其特征在于,包括:
提供半导体基底;
在所述半导体基底上形成介质层;
在所述介质层中形成通孔;
在介质层表面及所述通孔的侧壁和底部电镀至少一层金属层;
在通孔内填充满导电层,形成金属互连结构;
其中,在电镀完金属层后,对该金属层进行湿法刻蚀,去除部分厚度的金属层以及通孔顶部拐角处凸出的金属层,所述湿法刻蚀在鼓入氧气的可溶性铜盐、氯化钠和强酸的混合溶液中进行,所述强酸为硫酸或硝酸中的一种,所述可溶性铜盐为强酸的酸根所对应的铜盐,刻蚀金属层时,环境温度设置为20℃~30℃,通入的氧气的流量为40mL/min~60mL/min,可溶性铜盐为硫酸铜,所述硫酸铜的浓度范围为4.75g/L~5.25g/L,所述氯化钠的浓度范围为11.4g/L~12.6g/L,所述硫酸的质量百分比浓度范围为17.1%~18.9%,当强酸为硝酸时,可溶性铜盐为硝酸铜,所述硝酸铜的浓度范围为5.51g/L~6.09g/L,所述氯化钠的浓度范围为11.4g/L~12.6g/L,所述硝酸的质量百分比浓度范围为47.5%~52.5%。
2.如权利要求1所述的形成方法,其特征在于,所述金属层为铜或镍。
3.如权利要求1所述的形成方法,其特征在于,当金属层为铜时,电镀采用的电镀液包含硫酸铜、硫酸和水。
4.如权利要求1所述的形成方法,其特征在于,电镀时间为10min~15min,刻蚀时间为10min~15min。
5.如权利要求1所述的形成方法,其特征在于,所述通孔中填充满导电层后还包括步骤:对所述导电层及金属层进行化学机械研磨至露出介质层。
6.如权利要求1所述的形成方法,其特征在于,在每步电镀工艺之后及刻蚀工艺之后均包括清洗步骤,所述清洗采用去离子水进行。
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US20220216104A1 (en) * | 2019-02-14 | 2022-07-07 | Lam Research Corporation | Gold through silicon mask plating |
CN111005043B (zh) * | 2019-12-10 | 2021-10-15 | 上海华力集成电路制造有限公司 | 电镀铜工艺方法及包括其形成的铜互连层的半导体器件 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102318041A (zh) * | 2009-02-17 | 2012-01-11 | 埃托特克德国有限公司 | 用于电沉积铜的工艺,在穿硅通孔(tsv)中的芯片间、芯片到晶片间和晶片间的互连 |
CN102437104A (zh) * | 2011-11-28 | 2012-05-02 | 上海华力微电子有限公司 | 具有部分冗余通孔的集成电路制作方法及集成电路 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6686280B1 (en) * | 1999-07-22 | 2004-02-03 | Taiwan Semiconductor Manufacturing Company | Sidewall coverage for copper damascene filling |
KR100634404B1 (ko) * | 2004-08-04 | 2006-10-16 | 삼성전자주식회사 | 보이드없이 패턴을 형성하는 방법 및 이를 이용하여형성된 게이트 패턴 구조체 |
CN100509636C (zh) * | 2007-03-29 | 2009-07-08 | 上海大学 | 利用废旧线路板中铜制备硫酸铜的方法 |
US7968460B2 (en) * | 2008-06-19 | 2011-06-28 | Micron Technology, Inc. | Semiconductor with through-substrate interconnect |
CN102054759B (zh) * | 2009-11-10 | 2015-10-14 | 中芯国际集成电路制造(上海)有限公司 | 铜互连结构的形成方法 |
-
2012
- 2012-09-29 CN CN201210378741.4A patent/CN103715132B/zh active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102318041A (zh) * | 2009-02-17 | 2012-01-11 | 埃托特克德国有限公司 | 用于电沉积铜的工艺,在穿硅通孔(tsv)中的芯片间、芯片到晶片间和晶片间的互连 |
CN102437104A (zh) * | 2011-11-28 | 2012-05-02 | 上海华力微电子有限公司 | 具有部分冗余通孔的集成电路制作方法及集成电路 |
Also Published As
Publication number | Publication date |
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CN103715132A (zh) | 2014-04-09 |
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