KR100389101B1 - 서브마이크론 구조의 금속도금방법, 이를 이용한 반도체 디바이스 구조의 형성방법 및, 반도체 디바이스 구조 - Google Patents

서브마이크론 구조의 금속도금방법, 이를 이용한 반도체 디바이스 구조의 형성방법 및, 반도체 디바이스 구조 Download PDF

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Abstract

본 발명은 서브마이크론 구조의 표면 상에 시드층(seedlayer)을 증착시키는 단계, 그 시드층을 약 80℃ 내지 약 130℃의 온도에서 어닐링하는 단계 및 그 시드층 상에 금속을 도금하는 단계를 포함하는 서브마이크론 구조 내에 금속을 도금하는 방법을 제공한다.

Description

서브마이크론 구조의 금속도금방법, 이를 이용한 반도체 디바이스 구조의 형성방법 및, 반도체 디바이스 구조{PROCESS FOR PLATING METAL IN SUBMICRON STRUCTURES, PROCESS FOR FORMING A SEMICONDUCTOR DEVICE STRUCTURE USING THE SAME AND SEMICONDUCTOR DEVICE STRUCTURES}
본 발명은 반도체 디바이스에 관한 것으로, 상세하게는 기판 내 또는 기판 상에 도전성을 얻도록 도전성 재료를 도금하는 공정에 관한 것이다. 보다 상세하게는, 본 발명은 기판 내에 형성된 서브마이크론 구조를 충전(fill)하기 위한 금속의 전기도금에 관한 것이다. 또한 본 발명은 금속이 충전된 서브마이크론 구조에도 관련된다.
마이크로 전자 디바이스의 제조에 있어서, 다양한 목적으로 반도체 구조 내 또는 반도체 구조 상에 금속을 도금한다. 그 금속은 비아(via) 및/또는 도선, 예를 들어 배선구조를 형성하기 위해 증착될 수 있다. 통상, 기판 상에 도금될 적어도 하나의 금속 및/또는 합금이 포함된 도금용액을 수용하는 셀(cell) 또는 저장조에서 금속을 도금한다.
서브마이크론 구조의 측벽 상에 금속 시드층을 증착하는데 문제점이 있다. 예를 들어, 그런 구조에 증착된 시드층은 종종 연속적이지 못하며, 특히, 이 문제는 딥 서브마이크론(deep submicron) 비아 및 트렌치(trench)에서 존재한다.
종종, 서브마이크론 구조에 증착된 장벽막(barrier film)뿐만 아니라, 상기 시드층이, 예를 들어, 비아의 바닥에 인접한 비아 측벽부에서 연속적이지 못한 경향이 있다. 이 영역에서는 시드층이 연속적이더라도, 시드층은 약 10Å 내지 약 40Å의 정도로 매우 얇아질 수 있다.
특히, 비연속적이거나 연속적이더라도 얇은 시드층은 구리 도금의 경우에 문제가 된다. 그 얇거나 비연속적인 시드층은 부분적이고(또는) 전체적으로 쉽게 산화된다. 이는 후속되는 시드층 상에 도금공정에 영향을 줄 수 있다.
추가적인 문제점으로, 얇고(또는) 비연속적인 시드층을 황산이 주성분인 전기도금용 용액에 침지할 때, 상기 비아, 도선 또는 그외 다른 서브마이크론 구조의 바닥부에 근접한, 그 얇은 시드층은 도금 시작 전에 도금조에서 상대적으로 쉽게 용해될 수 있다는 것이다. 이 문제는, 도금할 기판이 도금공정에 앞선 기간 동안에 도금용 용액이 도금할 모든 구조 내로 이동하도록 도금조에 배치하거나 체류하게하는데 특히 좋지 않다.
시드층의 용해로 인해, 라인, 비아, 또는 다른 구조의 바닥에 공극을 형성할 수 있다. 이 공극은 매우 바람직하지 못하며, 따라서 이후 불량한 웨이퍼 생산을 초래할 수 있다.
본 발명은 서브마이크론 구조 내에 금속을 도금하기 위한 공정을 제공한다. 그 공정은 서브마이크론 구조의 표면 상에 시드층을 증착하는 단계를 포함한다. 그 시드층을 약 80℃ 내지 약 130℃ 의 온도에서 어닐링하고, 그 시드층 상에 금속을 도금한다.
또한, 본 발명은 서브마이크론 구조 내에 금속을 도금하기 위한 공정을 제공한다. 그 공정은 서브마이크론 구조의 표면 상에 시드층을 증착하는 단계를 포함한다. 그 시드층과 130g/ℓ 내지 155g/ℓ의 황산을 포함하는 도금조(plating bath)에서 금속을 도금한다.
나아가, 본 발명은 반도체 디바이스 구조를 형성하기 위한 공정을 제공한다. 그 공정은 전기적 절연재층(layer of electrically insulating material)을 제공하는 단계를 포함한다. 서브마이크론 구조는 그 전기적 절연재층에 형성된다. 시드층을 그 서브마이크론 구조 내에 증착하고, 그 시드층을 약 80℃ 내지 약 130℃의 온도에서 어닐링하며, 그 시드층 상에 금속을 도금한다.
더 나아가, 본 발명은 반도체 디바이스 구조를 형성하기 위한 공정을 제공한다. 그 공정은 전기적 절연재층을 제공하는 단계를 포함한다. 서브마이크론 구조는전기적 절연재층에 형성된다. 시드층을 적어도 그 서브마이크론 구조 내에 증착한다. 130g/ℓ 내지 155g/ℓ의 황산을 포함하는 도금조에서 그 시드층 상에 금속을 도금한다.
또한, 본 발명은 전기적 절연재와 그 전기적 절연재 내의 서브마이크론을 포함하는 반도체 디바이스 구조를 제공한다. 구리를 함유하고, 어닐링되고, 페시베이트(passivate)된 시드층을 서브마이크론 구조 내에 제공한다. 그 시드층은 약 5㎚ 내지 약 20㎚의 산화구리를 포함하고 1.9 x 10-6Ω/㎝의 저항률을 갖는다. 그 서브마이크론 구조에 있는 시드층 상에 금속을 배치한다.
또한, 본 발명은 상기 공정에 따라 형성된 반도체 디바이스 구조를 제공한다. 다른 태양에 따르면, 본 발명은 딥 서브마이크론 구조(deep submicron structure) 내에 금속을 도금하기 위한 시드층을 제공한다. 그 시드층은 약 5㎚ 내지 약 20㎚의 산화구리를 포함하고 1.9 x 10-6Ω/㎝의 저항률을 갖으며, 구리를 함유하고, 어닐링되며, 페시베이트된 시드층이다.
또한, 본 발명은 서브마이크론 구조 내의 금속을 도금하기 위한 도금조를 제공한다. 그 도금조는 130g/ℓ 내지 155g/ℓ의 황산을 포함한다. 또한 그 도금조는 적어도, 약 1g/ℓ 내지 약 10g/ℓ 정도의 억제 첨가제, 약 1g/ℓ 내지 약 10g/ℓ 정도의 광택 첨가제, 0.1g/ℓ 내지 2.0g/ℓ정도의 알칸올로 구성되는 그룹에서 선택된 첨가제를 포함한다.
이하, 본 발명의 실시를 고려한 최적의 실시형태의 설명만으로, 즉 발명의바람직한 실시형태만을 도시하고 설명한 상세한 설명으로부터 본 기술분야의 숙련자에게는 본 발명의 또 다른 목적과 잇점이 쉽게 명백해질 것이다. 실시되는 바에 따라, 본 발명은 그 외의 다른 실시형태가 있을 수 있고, 여러 상세한 설명은 여러 자명한 관점에서 개조될 수 있다. 그러므로, 도면과 상세한 설명은 당연히 예시로 간주되어야 하며, 한정하기 위한 것은 아니다.
도1은 도선 및 비아를 형성하는 공정에서 공지된 반도체 디바이스의 단면도를 나타낸다.
도2는 도1에 예시된 구조의 개구부(opening)에 금속도금을 한 후의, 도1에 예시된 구조의 단면도를 나타낸다.
< 도면의 주요 부분에 대한 부호의 설명 >
1: 시드층(seedlayer) 9: 도금된 금속
3: 장벽막(barrier film) 11: 공극(void)
첨부된 도면을 참고하여, 본 발명의 상기 목적과 잇점은 보다 명확하게 이해될 것이다.
이하, 도면을 참고하여 설명한다.
도1은 상기 문제점이 나타난, 통상 도금할 구조의 일예를 나타낸다.
도1은 장벽막(3) 상의 시드층(1)을 나타낸다. 이 둘은 도금될 개구부(5) 내에 증착되어 왔다.
영역(7)으로 지시되는 바와 같이, 상기 시드층은 도금될 구조의 바닥에 인접부에서 얇고(또는) 비연속적이다.
상기와 같이, 그 얇은 시드층은 대기 중에서 산화될 수도 있다. 또한 도금조에서, 특히 H2SO4가 주성분인 도금조에서 쉽게 손실될 수 있다. 도2는 상기 개구부(5) 내에 금속을 도금한 후에 도1에 도시된 구조를 나타낸다. 여기서 볼 수 있는 것과 같이, 개구부(5)의 바닥 주변에서, 즉 얇고(또는) 비연속적인 시드층에서 공극(11)이 형성되었다.
본 발명은 도금조에 의한 산화 및 감등을 방지하기 위한 강한 시드층을 제공하여 상기 문제점을 비롯한 여타 문제의 해결책을 제공한다. 본 발명은 상기 시드층의 형성 및/또는 후속되는 시드층 상에 금속도금에 대한 상기 문제점을 해결하는 복수의 기술을 제공한다. 따라서, 본 발명은 상기 문제점을 극복한다.
일 태양에 따르면, 본 발명은 서브마이크론 구조에서 금속을 도금하기 위한 공정을 제공한다. 상기 공정은 서브마이크론 구조의 표면 상에 시드층을 증착하는 단계를 포함한다. 그 시드층을 약 80℃ 내지 약 130℃의 온도에서 어닐링하고, 그 시드층에 금속을 도금한다.
상기 시드층이 증착되는 동안 또는 시드층에 증착한 후에 상기 어닐링 단계는 실시할 수도 있다. 상기 시드층 증착 중에 어닐링하든, 증착 후에 어닐링하든, 그 시드층은 스퍼터링(sputtering)으로 증착될 수 있다.
상기 시드층의 어닐링은 공지 공정과 상이하다. 게다가, 약 80℃ 내지 약130℃의 온도에서 어닐링을 실시하는 것은 통상 어닐링과는 다르다. 따라서, 통상적으로 어닐링온도는 보다 높은 온도에서 실시된다.
본 발명에 따른 어닐링은, 일반적으로 약 80℃ 내지 약 130℃의 온도에서 실시되는 한편, 또한 약 120℃ 이하에서 실시될 수도 있다. 사용되는 어닐링 온도에 관계없이, 그 어닐링 온도는 최종적인 시드층의 저항률을 제어하도록 조절할 수 있다. 예를 들어, 어닐링 온도는 약 1.9x 10-6Ω/㎝ 의 저항률을 갖는 시드층을 얻는데 충분할 수 있다.
시드층이 증착될 기판이 시드층의 증착 전의 상기 온도와 같이 상승된 온도에 있도록 함으로써 상기 시드층의 어닐링을 실시한다.
다른 태양에 따르면, 시드층과 그 시드층이 증착된 기판은 시드층 상의 금속을 도금하기 전의 온도에 있다. 일반적으로, 그 온도는 약 80℃ 내지 약 130℃이다. 그러나, 상온 이상의 어떤 온도도 사용될 수 있다. 따라서, 온도는 약 80℃ 이상 또는 약 130℃이상일 수도 있다.
추가적인 태양에 따르면, 시드층의 증착과정에서 또는 그 후에, 그 시드층 또는 시드층을 형성하는 재료가 H2가스 및/또는 성형가스(forming gas) 중 적어도 하나에 노출될 수 있다. 따라서, 어닐링 기간 전, 동안 및/또는 그 후에, H2가스 및/또는 성형가스에 노출이 있게 된다. 공정시간, 압력, 온도, 유동속도 및 분압 등의 어떤 적합한 공정 인자는 H2및/또는 성형가스에 대한 노출에서 사용될 수 있다. 특별한 일 예에 따르면, 분당 약 10 표준리터(SLM)의 H2가스와(또는) 성형가스는 약 80℃ 내지 약 130℃의 온도에서, 약 30분 내지 약 60분 동안 사용된다.
상기 시드층은 H2가스 및/또는 성형가스에 상당히, 즉 시드층이 페시베이트되도록 H2가스에 노출시킨 후 시드층 내의 수소 잔류량을 얻는 충분한 조건 하에서 노출된다. 추가적으로 또는 선택적으로, 가스 및 그 양과 가스에 대한 노출조건은 약 1.9 x 10-6Ω/㎝의 저항률을 갖는 시드층을 형성하기에 충분하도록 한다. 선택적으로, 노출량과 노출조건을 포함하여, 실시되는 어닐링 온도 및 시드층이 노출되는 기체 또는 기체들은 약 1.9 x 10-6Ω/㎝의 저항률을 갖는 시드층을 형성하기에 충분하도록 한다.
통상, 시드층은 약 2.4 x 10-6Ω/㎝의 저항률을 갖는다. 따라서, 상기와 같이, 본 발명은 막의 저항률을 낮출 수 있게 된다. 저하된 막의 저항률은 홀필(holefill)을 향상시킬 수 있다.
또한, 상기와 같이, 본 발명에서 사용되는 어닐링 온도는 통상 냉각 온도보다 낮다. 이 낮은 어닐링온도는 스퍼터링된 막에서 산화구리를 감소시키게 되며, 시드층의 현저한 응집을 초래하지 않는다.
또한, 냉각 후에 남은 수소의 잔류량으로 인해, 시드층이 페시베이트되고, 수소분위기에서 기판이 분리된 후, 시드층 상의 산화율을 감소시킬 수 있다.
상기 어닐링에 추가적으로 또는 선택적으로, 가스노출을 할 수 있다. 그리고 상기 본 발명의 다른 태양에서는, 상기와 같이 형성되는 또는 그렇지 않은 시드층을 본 발명에 따른 새로운 도금조에서 처리한다. 도금되는 금속 및 가능한 다른 요소을 포함하는데, 본 발명에 따른 도금조는 약 130g/ℓ내지 약 155g/ℓ의 황산으로 이루어진다. 반면에 통상 알려진 도금조는 약 160g/ℓ내지 약 200g/ℓ의 황산을 포함한다.
따라서, 본 발명에 따른 도금조는 종래 도금조보다 낮은 황산 농도를 포함한다. 본 발명에 따른 도금조의 성분은 기판에 파워를 부여하고 금속 또는 금속들을 도금하기 전에 체류(dwell)하는 동안 구리에칭율를 감소시킬 수 있다.
본 발명에 따르면 도금조는 또한 종래 사용되는 도금조보다 낮은 산소농도를 갖는다. 일반적으로, 상기 도금조의 산소농도는 약 10-3내지 약 10-5mol/ℓ이다. 또한, 낮은 산소농도는 상기 시드층, 특히, 시드층이 얇거나 비연속적인 서브마이크론 구조 내에서 에칭율을 감소시킬 수 있다. 산소 농도는 구리 용해속도를 검출하여 측정되고 제어되며, 이미 알려진 값에 기초한다. 이 분야의 통상적인 기술을 가진 자가 일단 본 발명의 상세한 설명을 알게 되면, 부적절한 실험없이 어떤 특징을 가진 도금조가 되는 적절한 산소치를 정할 수 있다.
본 발명에 따라 개량된 도금조에서는 황산의 존재 하에서 큰 구리 입자의 에칭율을 억제할 수 있는, 하나 이상의 첨가제를 첨가함으로써 구리 시드층 에칭속도를 보다 감소시킬 수 있다.
첨가제는 억제 첨가제 및/또는 광택 첨가제의 일반적인 종류 중의 첨가제들을 포함할 수 있다. 이 분야에서 통상적인 기술을 가진 자는 억제 또는 광택 첨가제의 의미를 알 수 있으며, 본 발명의 설명을 이해하면, 부적절한 실험없이 도금조에 포함되는 적절한 첨가제를 정할 수 있다. 두 종류의 첨가제는 계면 활성제를 포함할 수 있다.
실시형태에 따라, 억제 첨가제 및/또는 광택 첨가제의 양을 달리할 수 있다.
일반적으로, 상기 도금조는 약 1g/ℓ내지 10g/ℓ의 억제 첨가제와 약 1g/ℓ내지 10g/ℓ의 광택 첨가제를 포함한다. 일반적으로 첨가제의 일 형태만을 도금조에 첨가한다.
본 발명에 따른 도금조는 선택적으로 또는 추가적으로 알칸올을 포함할 수도 있다. 알칸올의 양은 실시형태에 따라 달리할 수 있다. 본 발명에 따른 도금조는 약 0.1g/ℓ내지 1g/ℓ의 알칸올을 포함한다. 일반적으로, 사용되는 다른 첨가제 양과 관계없이, 알칸올은 다른 첨가제에 첨가하여 사용된다.
상기와 같이, 본 발명은, 상기 어닐링과 상기 시드층의 증착의 다른 태양에 추가로 또는 선택적으로 새로운 도금조를 포함한다. 어닐링 공정과(또는) 본 발명의 도금조는 반도체 디바이스 구조를 형성하기 위한 전체공정의 구성요소를 제공한다. 따라서 본 발명은 반도체 디바이스 제조에서 포함되는 공정 중 어느 하나를 포함할 수도 있다.
본 발명에 따라 반도체 디바이스 구조를 형성하기 위한 공정은 적어도 기판에 전기적 절연재의 층을 제공하는 단계를 포함한다. 그 전기적 절연재 층에 서브마이크론 구조를 형성하고, 그 서브마이크론 구조 내에 시드층을 증착하며, 그 시드층 상에 금속을 도금한다. 또한 상기와 같이 시드층을 증착할 수 있다. 그 공정은 시드층 증착과 도금조공정 중 하나 또는 모두를 포함한다.
또한, 본 발명은 반도체 디바이스 구조를 포함한다. 반도체 디바이스 구조는 기판 상에 전기적 절연재와 그 전기적 절연재 내에 서브마이크론 구조를 포함한다. 구리-함유되고, 어닐링되고, 페시베이트된 시드층은 서브마이크론 구조 내의 표면 상에 배치된다. 그 시드층은 약 5㎚ 내지 약 20㎚(두께)의 산화구리를 포함하고 약 1.9 x 10-6Ω/㎝의 저항률을 갖는다. 그 시드층 상에 있는 서브마이크론 구조 내에 금속이 배치된다.
또한, 본 발명은 딥 서브마이크론 구조 내에 금속을 도금하기 위한 시드층을 포함한다. 그 시드층은 약 5㎚ 내지 약 20㎚(두께)의 산화구리를 포함하고 센티미터당 약 1.9 x 10-6Ω의 저항률을 갖는다. 또한, 본 발명은 상기와 같이 도금조를 포함한다.
본 발명에 따른 서브마이크론 내에 금속도금하는 공정에 의하면, 도금조에 의한 산화 및 감등을 방지하기 위한 강한 시드층의 형성 및/또는 후속되는 시드층 상에 금속도금에 대한 문제점을 해결하는 복수의 기술을 제공한다.
또한, 본 발명에 따른 도금조는 종래 도금조보다 낮은 황산 농도를 포함한다. 본 발명에 따른 도금조의 성분은 기판에 파워를 부여하고 금속 또는 금속들을 도금하기 전에 체류(dwell)하는 동안 구리에칭을 감소시킬 수 있다.
상기 발명의 상세한 설명에서 본 발명을 예시하고 설명하였다. 또한, 상세한 설명은 본 발명의 바람직한 실시형태만을 나타내고 설명하였다. 그러나 상기와 같이, 본 발명은 다양한 다른 조합, 개조와 환경에서 사용될 수 있으며, 여기서 설명되고(또는) 상기 설명들과 동등하고(또는) 유사한 분야의 기술과 지식의 본 발명 내용의 범위 내에서 변화 또는 개량할 수 있다. 나아가, 상기 설명한 실시형태는 본 발명의 실시를 위해 알려진 최선 형태를 설명하려는 것이고, 숙련된 자가 상기와 같은 또는 다른 실시형태이고 발명의 특별한 응용 또는 사용에 요구되는 다양한 개조로 본 발명을 사용할 수 있도록 한다.
따라서, 상기 설명은 여기 개시된 형태로 발명을 한정하려는 것이 아니다. 또한, 첨부된 특허청구범위는 대체가능한 실시형태를 포함하는 것을 설명하려는 것이다.

Claims (27)

  1. 서브마이크론 구조 내에 금속을 도금하는 공정에 있어서,
    ① 서브마이크론 구조의 표면 상에 시드층을 증착하는 단계,
    ② 상기 시드층을 80℃ 내지 130℃의 온도에서 어닐링하는 단계 및
    ③ 상기 시드층 상에 금속을 도금하는 단계를 포함하는
    서브마이크론 구조 내에 금속을 도금하는 방법.
  2. 제 1항에 있어서,
    상기 어닐링 단계는 120℃이하의 온도에서 실시하는
    서브마이크론 구조 내에 금속을 도금하는 방법
  3. 제 1항에 있어서,
    상기 어닐링 단계 동안에 상기 시드층을, H2가스, 성형가스 및 그 혼합가스로 구성된 그룹으로부터 선택된 기체에 노출하는
    서브마이크론 구조 내에 금속을 도금하는 방법.
  4. 제 1항에 있어서,
    상기 어닐링 단계와 동시에 상기 시드층을 증착하는
    서브마이크론 구조 내에 금속을 도금하는 방법.
  5. 제 4항에 있어서,
    상기 어닐링 단계 동안에 상기 시드층을 H2가스, 성형가스 및 그 혼합가스로 구성된 그룹으로부터 선택된 기체에 노출하는
    서브마이크론 구조 내에 금속을 도금하는 방법.
  6. 제 1항 또는 제 4항에 있어서,
    상기 시드층을 스퍼터링(sputtering)으로 증착하는
    서브마이크론 구조 내에 금속을 도금하는 방법.
  7. 제 1항에 있어서,
    상기 어닐링의 실시 온도는 1.9 x 10-6Ω/㎝의 저항률을 갖는 시드층을 얻기 위해 선택된 온도인
    서브마이크론 구조 내에 금속을 도금하는 방법.
  8. 제 3항에 있어서,
    상기 시드층이 노출되는 기체는 1.9 x 10-6Ω/㎝의 저항률을 갖는 시드층을 얻기 위해 선택된 기체인
    서브마이크론 구조 내에 금속을 도금하는 방법.
  9. 제 3항에 있어서,
    상기 어닐링의 실시온도를 1.9 x 10-6Ω/㎝의 저항률을 갖는 시드층을 얻기 위해 선택된 온도이고,
    상기 시드층이 노출되는 기체는 1.9 x 10-6Ω/㎝의 저항률을 갖는 시드층을 얻기 위해 선택된 기체인
    서브마이크론 구조 내에 금속을 도금하는 방법.
  10. 제 3항에 있어서,
    상기 시드층이 페시베이션되도록 H2에 노출시킨 후에 그 시드층에서 수소잔여량이 발생하기 위한 조건으로 H2가스에 노출시키는
    서브마이크론 구조 내에 금속을 도금하는 방법.
  11. 제10항에 있어서,
    상기 시드층이 페시베이트되도록 H2에 노출시킨 후에 그 시드층 하부의 장벽층에 수소의 잔여량이 발생하기 위한 조건으로 H2가스에 노출시키는
    서브마이크론 구조 내에 금속을 도금하는 방법.
  12. 제 1항에 있어서,
    상기 금속도금 단계는 130g/ℓ내지 155g/ℓ의 황산을 포함하는 도금액에 상기 시드층을 노출시키는 단계를 포함하는
    서브마이크론 구조 내에 금속을 도금하는 방법.
  13. 삭제
  14. 삭제
  15. ① 서브마이크론 구조의 표면 상에 시드층을 증착하는 단계, 및
    ② 130g/ℓ내지 155g/ℓ의 황산을 포함하는 도금액에서 상기 시드층에 금속을 도금하는 단계를 포함하는
    서브마이크론 구조 내에 금속을 도금하는 방법.
  16. ① 전기적 절연재층을 제공하는 단계,
    ② 상기 전기적 절연재층에 서브마이크론 구조를 형성하는 단계,
    ③ 상기 서브마이크론 구조 내에 시드층을 증착하는 단계,
    ④ 상기 시드층을 80℃ 내지 130℃의 온도에서 어닐링하는 단계 및
    ⑤ 상기 시드층 상에 금속을 도금하는 단계를 포함하는
    반도체 디바이스 구조를 형성하는 방법.
  17. 제16항에 있어서,
    상기 시드층을 스퍼터링으로 증착하고,
    상기 어닐링은 스퍼터링과 동시에 실시하는
    반도체 디바이스 구조를 형성하는 방법.
  18. 제16항에 있어서,
    상기 증착 및 어닐링하는 동안에 상기 시드층을, H2가스, 성형가스 및 그 혼합가스로 구성된 그룹으로부터 선택된 기체에 노출하는
    반도체 디바이스 구조를 형성하는 방법.
  19. ① 전기적 절연재층을 제공하는 단계,
    ② 상기 전기적 절연재층에 서브마이크론 구조를 형성하는 단계,
    ③ 상기 서브마이크론 구조 내에 시드층을 증착하는 단계 및
    ④ 130g/ℓ내지 155g/ℓ의 황산을 포함하는 도금액에서 상기 시드층에 금속을 도금하는 단계를 포함하는
    반도체 디바이스 구조를 형성하는 방법.
  20. 제19항에 있어서,
    상기 금속도금 단계는 광택 첨가제, 억제 첨가제 및 그 혼합물로 구성된 그룹으로부터 선택된 첨가제를, 1g/ℓ내지 10g/ℓ정도 포함하는 도금액에 상기 시드층을 노출시키는 단계를 포함하는
    반도체 디바이스 구조를 형성하는 방법.
  21. 제19항에 있어서,
    상기 도금액은 0.1g/ℓ내지 2.0g/ℓ의 알칸올을 갖는
    반도체 디바이스 구조를 형성하는 방법.
  22. ① 전기적 절연재층,
    ② 상기 전기적 절연재층에 있는 서브마이크론 구조,
    ③ 상기 서브마이크론 구조 내의 표면 상에 있는, 구리-함유하고 어닐링되고 페시베이트된 시드층 - 여기서, 상기 시드층은, 두께 5㎚내지 20㎚의 산화구리를 포함하고 1.9 x 10-6Ω/㎝의 저항률을 가짐 - ; 및
    ④ 서브마이크론 구조 내의 금속으로 이루어진
    반도체 디바이스 구조.
  23. 제22항에 있어서,
    서브마이크론 구조는 적어도 하나의 비아와 선을 갖는
    반도체 디바이스 구조.
  24. 삭제
  25. 삭제
  26. 두께 5㎚ 내지 20㎚의 산화구리를 포함하고 1.9 x 10-6Ω/㎝의 저항률을 갖고,
    구리-함유하고 어닐링되고 페시베이트된,
    딥 서브마이크론 구조 내에서 금속을 도금하기 위한 시드층.
  27. ① 130g/ℓ내지 155g/ℓ의 황산,
    ② 광택 첨가제, 억제 첨가제 및 그 혼합물로 구성된 그룹으로부터 선택된 첨가제; 1g/ℓ내지 10g/ℓ 및,
    ③ 0.1g/ℓ내지 2.0g/ℓ의 알칸올로 이루어진
    서브마이크론 구조 내에 금속 도금을 하기 위한 도금액.
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