KR20050067819A - 반도체 소자의 금속배선 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로, 본 발명의 사상은 본 발명의 사상은 제1 금속배선이 형성된 제1 절연막 상부에 제1 식각 정지막, 제2 절연막, 제2 식각 정지막, 제3 절연막을 순차적으로 형성하는 단계, 상기 제3 절연막, 제2 식각 정지막, 제2 절연막 및 제1 식각 정지막을 패터닝하여 비아홀을 형성하는 단계, 상기 형성된 결과물 상에 제3 절연막 및 제2 식각 정지막을 패터닝하여 트렌치 패턴을 형성하는 단계, 상기 형성된 비아홀 및 트렌치 패턴에 확산방지막 및 구리 시드층을 순차적으로 형성하는 단계 및 상기 형성된 결과물을 Fe[(CN)6]4- 이온을 첨가한 구리이온용액을 통해 전기도금방식을 수행하여 구리층을 형성함으로써, 비아 및 제2 금속배선을 형성하는 단계를 포함한다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체소자의 금속 배선 형성방법에 관한 것이다.
현재 구리 증착 기술로써 종횡비가 큰 배선에 대해 매립 특성 우수 및 낮은 제조 원가를 가지는 전기 도금 방식을 채용하고 있다.
그러나 전기 도금 공정시 사용되던 용해될 수 있는(soluble) 양극인 구리 금속은 도금을 계속적으로 진행하면서 양극인 구리 금속이 녹아나면서 양극 디멘젼(dimension)이 바뀌게 되어 증착되는 구리막을 불균일(non-uniformity)하게 만들 수 있다.
또한, 활성이 없는(inert) 양극을 사용할 경우 전해질내 구리이온이 소모되고, 양극에서 별도의 구리이온의 보충이 없으므로 전해질내 구리 이온농도의 변화뿐만 아니라 양극에서 발생하는 O2 발생(evolution)반응에 의해 수소 이온이 발생하므로, 이들 이온에 대한 농도가 유지되지 않아, 균일한 성질의 구리도금이 어렵게 되는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 전기 도금 공정시 균일한 성질의 구리도금이 될 수 있도록 하는 반도체 소자의 금속배선 형성방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 제1 금속배선이 형성된 제1 절연막 상부에 제1 식각 정지막, 제2 절연막, 제2 식각 정지막, 제3 절연막을 순차적으로 형성하는 단계, 상기 제3 절연막, 제2 식각 정지막, 제2 절연막 및 제1 식각 정지막을 패터닝하여 비아홀을 형성하는 단계, 상기 형성된 결과물 상에 제3 절연막 및 제2 식각 정지막을 패터닝하여 트렌치 패턴을 형성하는 단계, 상기 형성된 비아홀 및 트렌치 패턴에 확산방지막 및 구리 시드층을 순차적으로 형성하는 단계 및 상기 형성된 결과물을 Fe[(CN)6]4- 이온을 첨가한 구리이온용액을 통해 전기도금방식을 수행하여 구리층을 형성함으로써, 비아 및 제2 금속배선을 형성하는 단계를 포함한다.
본 발명의 또 다른 사상은 제1 금속배선을 노출하는 비아홀 및 트렌치 패턴을 형성하는 단계 및 상기 형성된 비아홀 및 트렌치 패턴에 Fe[(CN)6]4- 이온을 첨가한 구리이온용액을 통해 전기도금방식을 수행하여 구리층을 형성함으로써, 비아 및 제2 금속배선을 형성하는 단계를 포함한다.
상기 Fe[(CN)6]4- 이온은 1Mol~ 5Mol 정도의 범위를 갖도록 하는 것이 바람직하다. 상기 전기도금방식은 Pt를 양극으로 하여 수행하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 따라서, 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 3은 본 발명에 따른 반도체소자의 금속배선 형성방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 금속배선(12)이 매몰된 산화막(10) 상에 제1 식각 정지막(14), 제1 저유전막(16), 제2 식각 정지막(18), 제2 저유전막(20), 캡핑막(22)을 순차적으로 형성한다. 상기 캡핑막(22)의 소정 영역에 제1 포토레지스트 패턴(PR1)을 형성하고, 이 제1 포토레지스트 패턴(미도시)을 식각 마스크로 캡핑막(22), 제2 저유전막(20), 제2 식각 정지막(18), 제1 저유전막(16) 및 제1 식각 정지막(14)까지 식각하여 비아홀(VH)을 형성한다. 이어서, 상기 비아홀이 형성된 결과물의 제1 포토레지스트 패턴(미도시)을 제거하는 에싱 공정을 수행한다.
도 2를 참조하면, 상기 캡핑막의 소정 영역에 제2 포토레지스트 패턴(미도시)을 형성하고, 이 제2 포토레지스트 패턴(미도시)을 식각 마스크로 캡핑막(22), 제2 저유전막(20) 및 제2 식각 정지막(18)까지만 식각하여 트렌치 패턴(TP)을 형성한다. 이어서, 상기 트렌치 패턴이 형성된 결과물의 제2 포토레지스트 패턴(미도시)을 제거하는 에싱 공정을 수행한다. 따라서, 상기 비아홀(VH) 및 트렌치 패턴(TP)을 형성하는 공정이 완료된다.
도 3을 참조하면, 상기 형성된 비아홀(VH) 및 트렌치 패턴(TP)에 확산 방지막(24) 및 구리 시드층(미도시)을 순차적으로 형성한 후, 상기 결과물에 전기 도금 공정을 수행하여, 비아(V) 및 금속배선(T)의 형성을 완료한다.
한편, 상기 구리 전기 도금 공정시 구리이온이 함유된 전해질에 전극을 넣고 전류를 통하게 하면 음극에서 구리이온이 방전해서 석출되는 데, 이를 이용하여 음극에 놓인 비아홀 및 트렌치 패턴이 포함된 반도체 기판에 구리층이 형성된다.
이때, 본 발명에서는 Pt를 양극으로 사용하는 데, 이때, 양극에서는
2H2O => O2 + 4H+ +4e
의 산화반응이 음극에 구리가 증착되는 만큼 반응쌍으로 일어나게 되는 데, 이 때, O2 발생반응에 대한 표준 환원 포텐셜은 1.229V(SHE)이이다.
한편, 상기 공정시 Fe[(CN)6]4- 이온이 첨가하게 되면
Fe[(CN)6]4--=> Fe[(CN)6]3-- +e
의 산화반응이 일어나게 되는 데, 이때의 표준 환원 포턴셜은 0.69V(SHE)로서 O2 발생반응에 대한 표준환원포텐셜보다 낮으므로 O2 발생반응보다 우선적으로 Fe[(CN)6]4- 산화반응이 일어나게 된다.
상기 Fe[(CN)6]4-이온 첨가시 그 농도 범위는 1Mol~ 5Mol 정도의 범위로 하고, 도금량에 따라 주기적으로 첨가한다.
그리고 Fe[(CN)6]4- 이온의 산화반응에는 O2 발생에 대한 산화반응과 달리 H+이온의 동반이 없으므로 이들 이온의 농도 유지를 위한 별도의 화학공급장치 및 농도분석장치없이 전해질내 H+이온농도를 일정하게 유지할 수 있고 따라서 전해질 저항의 변화가 없고 이에 따라 도금된 구리막의 균일성 역시 향상되게 된다.
본 발명에 의하면, 구리도금 공정시 Pt를 양극으로 하고, 전해질 Fe[(CN)6]4- 이온을 첨가하게 됨으로써, 양극에서의 O2 발생반응을 억제할 수 있고, 이로써 이와 함께 수반되는 H+ 이온의 생성을 막고 이에 따라 H+ 이온농도를 유지시키기 위한 별도의 화학 공급장치가 불필요하다.
또한, 구리도금 공정시 Pt를 양극으로 하고, 전해질 Fe[(CN)6]4- 이온을 첨가하게 됨으로써, 전해질 내에서 H+ 이온농도의 변화가 발생하지 않으므로 H+ 이온 농도 분석장치가 불필요하고, 전해질 저항이 일정해 도금된 구리막의 균일성이 안정하게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 구리도금 공정시 Pt를 양극으로 하고, 전해질 Fe[(CN)6]4- 이온을 첨가하게 됨으로써, 양극에서의 O2 발생반응을 억제할 수 있고, 이로써 이와 함께 수반되는 H+ 이온의 생성을 막고 이에 따라 H+ 이온농도를 유지시키기 위한 별도의 화학 공급장치가 불필요하다.
또한, 구리도금 공정시 Pt를 양극으로 하고, 전해질 Fe[(CN)6]4- 이온을 첨가하게 됨으로써, 전해질 내에서 H+ 이온농도의 변화가 발생하지 않으므로 H+ 이온 농도 분석장치가 불필요하고, 전해질 저항이 일정해 도금된 구리막의 균일성이 안정하게 된다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.
도 1 내지 도 3은 본 발명에 따른 반도체소자의 금속 배선 형성방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
10: 산화막 12: 금속배선
14: 제1 식각 정지막 16: 제1 저유전막
18: 제2 식각 정지막 20: 제2 저유전막
22: 캡핑막
Claims (4)
- 제1 금속배선이 형성된 제1 절연막 상부에 제1 식각 정지막, 제2 절연막, 제2 식각 정지막, 제3 절연막을 순차적으로 형성하는 단계;상기 제3 절연막, 제2 식각 정지막, 제2 절연막 및 제1 식각 정지막을 패터닝하여 비아홀을 형성하는 단계;상기 형성된 결과물 상에 제3 절연막 및 제2 식각 정지막을 패터닝하여 트렌치 패턴을 형성하는 단계;상기 형성된 비아홀 및 트렌치 패턴에 확산방지막 및 구리 시드층을 순차적으로 형성하는 단계; 및상기 형성된 결과물을 Fe[(CN)6]4- 이온을 첨가한 구리이온용액을 통해 전기도금방식을 수행하여 구리층을 형성함으로써, 비아 및 제2 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
- 제1 금속배선을 노출하는 비아홀 및 트렌치 패턴을 형성하는 단계; 및상기 형성된 비아홀 및 트렌치 패턴에 Fe[(CN)6]4- 이온을 첨가한 구리이온용액을 통해 전기도금방식을 수행하여 구리층을 형성함으로써, 비아 및 제2 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
- 제1 항 또는 제2 항에 있어서, 상기 Fe[(CN)6]4- 이온은1Mol에서 5Mol의 범위를 갖도록 하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제1 항 또는 제2 항에 있어서, 상기 전기도금방식은Pt를 양극으로 하여 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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Cited By (1)
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|---|---|---|---|---|
| KR100766704B1 (ko) * | 2005-09-28 | 2007-10-11 | 매그나칩 반도체 유한회사 | 반도체 소자 제조 방법 |
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2003
- 2003-12-29 KR KR1020030098841A patent/KR20050067819A/ko not_active Application Discontinuation
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| KR100766704B1 (ko) * | 2005-09-28 | 2007-10-11 | 매그나칩 반도체 유한회사 | 반도체 소자 제조 방법 |
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