CN103713880A - 一种序列生成器及其设计方法 - Google Patents

Abstract

本发明提供一种序列生成器及其设计方法，应用于集成电路设计领域：时钟与转换控制模块通过序列缓冲与生成模块缓存特定序列并配置序列生成通路的启动；所述序列缓冲与生成模块中的特定序列由序列生成控制寄存器的控制生成发送序列；经过序列选择与控制模块时，由序列选择控制寄存器控制选择目标序列进行输出。本发明解决了高速串行数据传输通道测试难度大的问题，可以快速有效的在芯片内部控制生成特定的传输序列并且在初始化阶段可以控制生成并传输特定的初始化序列。

Description

一种序列生成器及其设计方法

技术领域

本发明涉及集成电路设计领域，尤其涉及一种序列生成器及其设计方法。

背景技术

随着计算机技术以及集成电路技术的飞速发展，高性能的计算机系统越来越成为经济社会发展的需要，这就为计算机系统关键芯片组的协议和功能设计带来了挑战。例如，在QPI接口协议中要求接口电路能够发送数种序列数据，并且能够根据用户需求发送客制化序列数据；因此，这就为片内串行数据序列生成逻辑设计带来巨大难题：一方面，多种序列传输要求为芯片的逻辑设计复杂性带来难度，需要额外的序列生成逻辑；另一方面，高速的数据传输和时序要求需要序列生成模块的执行效率极高。

因此，亟需一种规模小、效率高的序列生成器来解决上述问题。

发明内容

本发明提供一种序列生成器及其设计方法，以解决上述问题。

本发明还提供一种序列生成器设计方法，包括：

时钟与转换控制模块通过序列缓冲与生成模块缓存特定序列并配置序列生成通路的启动；

所述序列缓冲与生成模块中的特定序列由序列生成控制寄存器的控制生成发送序列；

经过序列选择与控制模块时，由序列选择控制寄存器控制选择目标序列进行输出。

本发明提供一种序列生成器，包括：时钟与转换控制模块、序列缓冲与生成模块、序列选择与控制模块、序列生成控制寄存器、序列选择控制寄存器；时钟与转换控制模块通过序列缓冲与生成模块与序列选择与控制模块相连；序列生成控制寄存器与序列缓冲与生成模块相连；序列选择控制寄存器与序列选择与控制模块相连；

时钟与转换控制模块通过序列缓冲与生成模块缓存特定序列并配置序列生成通路的启动；所述序列缓冲与生成模块中的特定序列由序列生成控制寄存器的控制生成发送序列；经过序列选择与控制模块时，由序列选择控制寄存器控制选择目标序列进行输出。

通过实施本发明序列生成器的设计方法，解决了高速串行数据传输通道测试难度大的问题，可以快速有效的在芯片内部控制生成特定的传输序列并且在初始化阶段可以控制生成并传输特定的初始化序列；采用极少的选择控制电路，实现多种传输序列的生成与控制输出，大大降低了串行数据通道序列生成难度，解决了序列生成逻辑设计复杂的难题，有效提高了芯片测试效率，降低了初始化逻辑设计难度，不论在FPGA芯片逻辑设计，还是在ASIC芯片逻辑设计，均具有很高的技术价值。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1所示为本发明的实施例1的序列生成器逻辑结构图一；

图2所示为本发明的实施例2的序列生成器逻辑结构图二；

图3所示为本发明的实施例3的序列生成器逻辑结构图三；

图4所示为本发明的实施例4的序列生成器设计方法流程图。

具体实施方式

下文中将参考附图并结合实施例来详细说明本发明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

本发明提供了一种序列生成器设计方法，包括以下步骤：

时钟与转换控制模块通过序列缓冲与生成模块缓存特定序列并配置序列生成通路的启动；

所述序列缓冲与生成模块中的特定序列由序列生成控制寄存器的控制生成发送序列；

经过序列选择与控制模块时，由序列选择控制寄存器控制选择目标序列进行输出。

其中，经过序列选择与控制模块时，由序列选择控制寄存器控制选择目标序列进行输出之后，还包括：

经过序列反转控制模块时，由序列反转控制寄存器控制序列是否做反转操作。

其中，经过序列反转控制模块时，由序列反转控制寄存器控制序列是否做反转操作之后，还包括：

经过高电平选择控制模块时，由高电平选择控制寄存器直接控制发送高电平序列。

其中，时钟与转换控制模块通过序列缓冲与生成模块缓存特定序列并配置序列生成通路的启动的过程为：

时钟与转换控制模块配置具体的特征序列并通过序列缓冲与生成模块中的序列缓冲器缓存，或者选择序列缓冲与生成模块中的LSFR生成特定的PRBS序列，配置序列生成通路的启动。

其中，所述序列缓冲与生成模块中的特定序列由序列生成控制寄存器的控制经过生成发送序列的过程为：

序列缓冲与生成模块中的特定特征序列或者PRBS序列由序列生成控制寄存器的控制经过一级与门和异或门生成发送序列a和b

其中，经过序列选择与控制模块时，由序列选择控制寄存器控制选择目标序列进行输出的过程为：

经过序列选择与控制模块时，由序列选择控制寄存器控制选择a序列或者b序列。

本发明的结构设计方法是在控制端的序列缓冲与生成模块中设计2组序列缓冲器（Buffer），用以实现固定序列的缓存；设计线性反馈移位寄存器LFSR模块，用以生成随机的PRBS序列；配合时钟（Clock）与转换控制模块实现初始序列的生成与缓存；然后配合序列选择控制模块、序列反转控制模块、高电平选择控制模块，以及相应的寄存器，实现各种序列的生成与输出。

时钟与转换控制模块的特性，主要是指外部时钟信号输入以及转换控制，转换控制可以控制3组序列生成通路产生相应的序列数据；序列缓冲与生成模块的特性，主要是指序列均采用缓冲BUFFER缓存，并经过序列生成控制寄存器的控制，生成最终的输入序列；序列选择与控制模块的特性，主要是指生成的两组序列数据可以再次选择任一通路进行传输。

控制寄存器组的特性，主要包括序列生成控制寄存器、序列选择控制寄存器、序列反转控制寄存器、高电平选择控制寄存器；其中，序列生成控制寄存器控制生成电路逻辑，控制生成两组序列数据，序列选择控制寄存器控制选择两组序列数据的任一一路，序列反转控制寄存器控制传输的序列是否进行反转操作，高电平选择控制寄存器控制输出的序列为高电平信号。

图1所示为本发明的实施例1的序列生成器逻辑结构图一，对本发明的内容以寄存器控制的方式生成各种32位序列为例，描述这一结构的实现过程。

本实施例中序列生成器主要包括：时钟与转换控制模块、序列缓冲与生成模块、序列选择与控制模块、控制寄存器组；根据链路的不同测试和应用需求，可动态生成不同的测试和应用序列，例如32位“1”、32位“0”、PRBS23、PRBS7、随机32位数据、定向32位数据等，并可实现通道传输序列的反转。

时钟与转换控制模块可以配置具体的特征序列，并通过序列缓冲与生成模块中的序列缓冲器缓存，或者选择序列缓冲与生成模块中的LSFR生成特定的PRBS序列，配置序列生成通路的启动；序列缓冲与生成模块中的特定特征序列或者PRBS序列由序列生成控制寄存器的控制经过一级与门和异或门生成发送序列a和b；经过序列选择与控制模块时，由序列选择控制寄存器控制选择a序列或者b序列；经过序列反转控制模块时，由序列反转控制寄存器控制序列是否做反转操作；经过高电平选择控制模块时，由高电平选择控制寄存器直接控制发送高电平序列。

图2所示为本发明的实施例2的序列生成器逻辑结构图二，包括：时钟与转换控制模块、序列缓冲与生成模块、序列选择与控制模块、序列反转控制模块、高电平选择控制模块、序列生成控制寄存器、序列选择控制寄存器、序列反转控制寄存器、高电平选择控制寄存器；时钟与转换控制模块通过序列缓冲与生成模块与序列选择与控制模块相连；序列缓冲与生成模块通过序列选择与控制模块与序列反转控制模块相连；序列选择与控制模块通过序列反转控制模块与高电平选择控制模块相连；序列生成控制寄存器与序列缓冲与生成模块相连；序列选择控制寄存器与序列选择与控制模块相连；序列反转控制寄存器与序列反转控制模块相连；高电平选择控制寄存器与高电平选择控制模块相连。

时钟与转换控制模块通过序列缓冲与生成模块缓存特定序列并配置序列生成通路的启动；所述序列缓冲与生成模块中的特定序列由序列生成控制寄存器的控制生成发送序列；经过序列选择与控制模块时，由序列选择控制寄存器控制选择目标序列进行输出；经过序列反转控制模块时，由序列反转控制寄存器控制序列是否做反转操作；经过高电平选择控制模块时，由高电平选择控制寄存器直接控制发送高电平序列。

图3所示为本发明的实施例3的序列生成器逻辑结构图三，包括：时钟与转换控制模块、序列缓冲与生成模块、序列选择与控制模块、序列生成控制寄存器、序列选择控制寄存器；时钟与转换控制模块通过序列缓冲与生成模块与序列选择与控制模块相连；序列生成控制寄存器与序列缓冲与生成模块相连；序列选择控制寄存器与序列选择与控制模块相连；

时钟与转换控制模块通过序列缓冲与生成模块缓存特定序列并配置序列生成通路的启动；所述序列缓冲与生成模块中的特定序列由序列生成控制寄存器的控制生成发送序列；经过序列选择与控制模块时，由序列选择控制寄存器控制选择目标序列进行输出。

图4所示为本发明的实施例4的序列生成器设计方法流程图，包括以下步骤：

步骤401：时钟与转换控制模块通过序列缓冲与生成模块缓存特定序列并配置序列生成通路的启动；

步骤402：所述序列缓冲与生成模块中的特定序列由序列生成控制寄存器的控制生成发送序列；

步骤403：经过序列选择与控制模块时，由序列选择控制寄存器控制选择目标序列进行输出。

以上控制电路结构可以控制生成各种序列模式，方便芯片的功能应用和调试，丰富的控制寄存器组可以有效实施动态的传输序列控制，解决了多通道传输链路硬件测试序列生成的难题。

通过实施本发明序列生成器的设计方法，解决了高速串行数据传输通道测试难度大的问题，可以快速有效的在芯片内部控制生成特定的传输序列并且在初始化阶段可以控制生成并传输特定的初始化序列；采用极少的选择控制电路，实现多种传输序列的生成与控制输出，大大降低了串行数据通道序列生成难度，解决了序列生成逻辑设计复杂的难题，有效提高了芯片测试效率，降低了初始化逻辑设计难度，不论在FPGA芯片逻辑设计，还是在ASIC芯片逻辑设计，均具有很高的技术价值。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种序列生成器设计方法，其特征在于，包括以下步骤：

时钟与转换控制模块通过序列缓冲与生成模块缓存特定序列并配置序列生成通路的启动；

所述序列缓冲与生成模块中的特定序列由序列生成控制寄存器的控制生成发送序列；

经过序列选择与控制模块时，由序列选择控制寄存器控制选择目标序列进行输出。

2.根据权利要求1所述的方法，其特征在于：经过序列选择与控制模块时，由序列选择控制寄存器控制选择目标序列进行输出之后，还包括：

经过序列反转控制模块时，由序列反转控制寄存器控制序列是否做反转操作。

3.根据权利要求2所述的方法，其特征在于：经过序列反转控制模块时，由序列反转控制寄存器控制序列是否做反转操作之后，还包括：

经过高电平选择控制模块时，由高电平选择控制寄存器直接控制发送高电平序列。

4.根据权利要求1所述的方法，其特征在于：时钟与转换控制模块通过序列缓冲与生成模块缓存特定序列并配置序列生成通路的启动的过程为：

时钟与转换控制模块配置具体的特征序列并通过序列缓冲与生成模块中的序列缓冲器缓存，或者选择序列缓冲与生成模块中的LSFR生成特定的PRBS序列，配置序列生成通路的启动。

5.根据权利要求1所述的方法，其特征在于：所述序列缓冲与生成模块中的特定序列由序列生成控制寄存器的控制经过生成发送序列的过程为：

序列缓冲与生成模块中的特定特征序列或者PRBS序列由序列生成控制寄存器的控制经过一级与门和异或门生成发送序列a和b。

6.根据权利要求5所述的方法，其特征在于：经过序列选择与控制模块时，由序列选择控制寄存器控制选择目标序列进行输出的过程为：

经过序列选择与控制模块时，由序列选择控制寄存器控制选择a序列或者b序列。

7.一种序列生成器，其特征在于，包括：时钟与转换控制模块、序列缓冲与生成模块、序列选择与控制模块、序列生成控制寄存器、序列选择控制寄存器；时钟与转换控制模块通过序列缓冲与生成模块与序列选择与控制模块相连；序列生成控制寄存器与序列缓冲与生成模块相连；序列选择控制寄存器与序列选择与控制模块相连；

时钟与转换控制模块通过序列缓冲与生成模块缓存特定序列并配置序列生成通路的启动；所述序列缓冲与生成模块中的特定序列由序列生成控制寄存器的控制生成发送序列；经过序列选择与控制模块时，由序列选择控制寄存器控制选择目标序列进行输出。

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