CN112804023A

CN112804023A - 高速并行伪随机序列生成方法、装置、设备和存储介质

Info

Publication number: CN112804023A
Application number: CN202110380306.4A
Authority: CN
Inventors: 安建平; 王帅; 蒙艳松; 吴玉清; 李琦; 宋哲; 卜祥元
Original assignee: Beijing Institute of Technology BIT
Current assignee: Beijing Institute of Technology BIT
Priority date: 2021-04-09
Filing date: 2021-04-09
Publication date: 2021-05-14
Anticipated expiration: 2041-04-09
Also published as: CN112804023B

Abstract

本发明提供一种高速并行伪随机序列生成方法、装置、设备和存储介质，该方法包括：获取串行伪随机二进制序列PRBS发生器的原始展开数据流图；对所述原始展开数据流图中的所有节点进行J倍复制，其中，J为大于1的整数；对J倍复制后的所有节点进行连接，得到目标展开数据流图；根据所述目标展开数据流图生成并行伪随机序列。本发明可以生成并行伪随机序列，提高系统的最大吞吐率。

Description

高速并行伪随机序列生成方法、装置、设备和存储介质

技术领域

本发明涉及数字通信技术领域，尤其涉及一种高速并行伪随机序列生成方法、装置、设备和存储介质。

背景技术

在“北斗三号”全球短报文系统中，需要采用新的信号体制，而伪随机序列常用于调制被测信号。面对许多的信号处理的实际应用场合，比如计算机的系统模拟、扩频通信系统以及压缩采样系统等，均需要高速伪随机序列来应对更高的信号频率和带宽。

传统的伪随机二进制序列（Pseudo-Random Binary Sequence，PRBS）发生器由最大长度线性反馈移位寄存器（linear feedback shift register，LFSR）构成，线性反馈移位寄存器被广泛使用于数字通信，纠错码和超大规模集成电路（Very Large ScaleIntegration，VLSI）的内建自测（Built-in Self Test，BIST）中，主要关注的指标为吞吐率、功耗和可配置性等。但现有的串行PRBS发生器系统吞吐率低。

发明内容

本发明提供一种高速并行伪随机序列生成方法、装置、设备和存储介质，用以解决现有技术中现有的串行PRBS发生器系统吞吐率低的缺陷，提升系统最大吞吐率。

本发明提供一种高速并行伪随机序列生成方法，包括：获取串行伪随机二进制序列PRBS发生器的原始展开数据流图；对所述原始展开数据流图中的所有节点进行J倍复制，其中，J为大于1的整数；对J倍复制后的所有节点进行连接，得到目标展开数据流图；根据所述目标展开数据流图生成并行伪随机序列。

根据本发明提供的一种高速并行伪随机序列生成方法，串行PRBS发生器的阶数与移位寄存器的级数相等。

根据本发明提供的一种高速并行伪随机序列生成方法，对J倍复制后的所有节点进行连接，得到目标展开数据流图，包括：对J倍复制后的所有节点按照所述原始展开数据流图中的节点连接关系进行并行连接，得到所述目标展开数据流图。

根据本发明提供的一种高速并行伪随机序列生成方法，还包括：根据J、与操作的运算时间、所述并行伪随机序列的阶数和模二加操作的运算时间得到所述并行伪随机序列的理论吞吐量。

本发明还提供一种高速并行伪随机序列生成装置，包括：获取模块，用于获取串行PRBS发生器的原始展开数据流图；控制处理模块，用于对所述原始展开数据流图中的所有节点进行J倍复制，其中，J为大于1的整数；所述控制处理模块还用于对J倍复制后的所有节点进行连接，得到目标展开数据流图；所述控制处理模块还用于根据所述目标展开数据流图生成并行伪随机序列。

根据本发明提供的一种高速并行伪随机序列生成装置，串行PRBS发生器的阶数与移位寄存器的级数相等。

根据本发明提供的一种高速并行伪随机序列生成装置，所述控制处理模块用于对J倍复制后的所有节点按照所述原始展开数据流图中的节点连接关系进行并行连接，得到所述目标展开数据流图。

根据本发明提供的一种高速并行伪随机序列生成装置，所述控制处理模块用于根据J、与操作的运算时间、所述并行伪随机序列的阶数和模二加操作的运算时间得到所述并行伪随机序列的理论吞吐量。

本发明还提供一种电子设备，包括中央控制处理器及存储在所述处理器上可运行的计算机程序，所述中央控制处理器执行所述程序时实现如上述任一种所述高速并行伪随机序列生成方法的步骤。

本发明还提供一种非暂态计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现如上述任一种所述高速并行伪随机序列生成方法的步骤。

本发明提供的高速并行伪随机序列生成方法、装置、设备和存储介质，通过对串行PRBS发生器对应的原始展开数据流图进行节点复制和节点连接得到并行的目标展开数据流图，根据目标展开数据流图生成并行伪随机序列，从而可以提高系统的最大吞吐率。

附图说明

为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是相关技术中串行PRBS发生器的电路原理示意图；

图2是相关技术中串行PRBS发生器的数据流图；

图3是本发明提供的高速并行伪随机序列生成方法的流程图；

图4是本发明一个示例中PRBS序列的J阶并行展开数据流图；

图5是本发明一个示例中PN10序列移位寄存器的工作原理图；

图6是本发明提供的高速并行伪随机序列生成装置的结构框图；

图7是本发明一个示例中电子设备的结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

应理解，说明书通篇中提到的“实施例”或“一个实施例”意味着与实施例有关的特定特征、结构或特性包括在本发明的至少一个实施例中。因此，在整个说明书各处出现的“实施例中”或“在一个实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。

在本发明的描述中，需要理解的是，术语“第一”和“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“连接”应做广义理解，例如，可以是直接相连，也可以通过中间媒介间接相连。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

在说明本发明的高速并行伪随机序列生成方法之前，首先结合图1-图2描述介绍串行PRBS发生器的原理。

串行PRBS发生器由最大长度线性反馈移位寄存器（linear Feedback ShiftRegister，LFSR）构成，其电路原理图如图1所示。其中，a _k-i（i=1,2,…,n）表示各移位寄存器的状态，c _i（i=1,2,…,n）表示各移位寄存器的反馈系数。当c _i =1时，表示该移位寄存器参与反馈；当c _i =0时，表示该移位寄存器不参与反馈。

串行PRBS发生器的反馈函数可表示为：

上述的反馈函数是一个线性递归函数。当级数n和反馈系数一旦确定，则反馈移位寄存器的输出序列就确定了。由于反馈的存在，在移位脉冲的作用下，移位寄存器各级的状态将不断变化，通常将移位寄存器的最后一级作为输出，输出序列表示为：

输出序列是一个周期序列，其特性取决于移位寄存器的级数、初始状态、反馈逻辑以及时钟速率(决定输出码元的宽度)。当移位寄存器的级数及时钟速率一定时，输出序列由移位寄存器的初始状态及反馈逻辑确定。

将“与”操作的运算时间设为T _m，将“模二加”操作的运算时间设为T _a，则通用串行PRBS发生器的最大系统时延Delay _max为：

通用串行PRBS发生器的工作时钟周期T应该满足：

最大工作频率f _max应该满足：

根据公式（5）分析可知，串行PRBS发生器的最大工作时钟频率随阶数N的增加而减小。为了抵消阶数增加带来的影响，由D触发器构成的PRBS发生器可以通过提高时钟频率来提高序列输出码元的传输速率。但是，D触发器的传输延时、异或运算等因素限制了PRBS序列的工作速度，且时钟频率的提高会明显增加功耗。因此，由FPGA构成的PRBS发生器不能通过只提高时钟频率而达到Gbit/s的传输速率。

串行PRBS发生器的数据流图如图2所示，其中圆圈表示节点，节点代表一次数字信号处理（Digital Signal Process，DSP）运算，A（i）表示一次模二加的操作，i=1,2,…,n-1；M（i）表示一次数据的选通操作，i=1,2,…,n-1。图2中存在多个环路（起点和终点都是同一个节点的有向路径），可以得到每个环路的环路边界，即环路运行时间的最低限制为：

其中，T _l表示环路延时时间，W _l表示环路中D触发器的数量。

系统的关键环路是指具有最大环路边界的环路，关键环路的环路边界称为迭代边界，而迭代边界的物理意义在于它定义了系统工作频率的理论上界。

图2中的任意节点M（i），存在

的环路。在该环路中，D触发器的个数为n-i个，总延时T _l为T _a*(n-i)+T _m*(n-i)。节点A（i）的分析结果可参考M（i）。由公式（4）可知，该环路对应的环路边界为：

PRBS电路的迭代边界为：

由公式（8）可知，通用PRBS序列发生器的理论工作频率的上限f _{max_theory}为：

根据上式（9），PRBS序列发生器的理论工作频率上限f _{max_theory}与序列发生器的阶数N无关，这说明串行PRBS序列发生器的电路结构受D触发器阶数的影响，从而限制了系统的吞吐率。

下面结合图3-图5描述本发明的高速并行伪随机序列生成方法。

图3是本发明提供的高速并行伪随机序列生成方法的流程图。如图3所示，本发明提供的高速并行伪随机序列生成方法，包括：

S1：获取串行PRBS发生器的原始展开数据流图。其中，串行PRBS发生器的原始展开数据流图如图2所示。

S2：对原始展开数据流图中的所有节点进行J倍复制。其中，J为大于1的整数。

图4是本发明一个示例中PRBS序列的J阶并行展开数据流图。如图4所示，对于原始展开数据流图中任意一个节点（设为U），在新的展开数据流示意图中将对应J个新的节点，分别记为U_0，U_1，…，U_{J-1}。

S3：对J倍复制后的所有节点进行连接，得到目标展开数据流图。

具体地，对J倍复制后的所有节点按照原始展开数据流图中的节点连接关系进行并行连接，得到目标展开数据流图。

详细而言，假设原始展开数据流图存在一条边e，边延时（即边的权值）设为

，那么相邻两个节点的关系可以表示为

。

节点U和V均被J倍复制为对应的U_0，U_1，…，U_{J-1}和V_0，V_1，…，V_{J-1}，这些新节点之间将建立对应原始展开数据流图中e边的J条新边，节点之间的关系可表示为

新的节点U _i和V_（i+ɷ）%J之间将形成一条权值为[_（i+ɷ）/J]的新边，其中i=1,2,…,J-1。

在本发明的一个实施例中，对J倍复制后的所有节点按照原始展开数据流图中的节点连接关系进行并行连接，包括：

获取原始展开数据流图中相连接的第一原始节点和第二原始节点。请参考图4，第一原始节点可以为第一行的第一个节点A（n-1），第二原始节点可以为第一行的第二个节点M（n-1）。

获取对应第一原始节点的J-1个第一复制节点，和对应第二原始节点的J-1个第二复制节点。其中，J-1个第一复制节点为图4中除了第一行的第一个节点A（n-1）以外，从第二行到最后一行中所有的节点A（n-1）。J-1个第二复制节点为图4中除了第一行的第二个节点M（n-1）以外，从第二行到最后一行中所有的节点M（n-1）。

将第一原始节点与J-1个第二复制节点中的一个第二复制节点相连。将第一原始节点A（n-1）与第二行的第二复制节点M（n-1）相连。

将J-1个第一复制节点分别与第二原始节点和J-2个第二复制节点一一相连。其中，J-2个第二复制节点为J-1个第二复制节点中去除与第一原始节点相连的节点后的所有第二复制节点。将第二行的第一复制节点A（n-1）与第二行的第二复制节点M（n-1）相连，将第三行的第一复制节点A（n-1）与第四行的第二复制节点M（n-1）相连，…，将最后一行的第一复制节点A（n-1）与第二原始节点M（n-1）相连。

获取原始展开数据流图中的剩余原始节点，并获取与剩余原始节点相对应的复制节点。

按照原始展开数据流图中剩余原始节点之间的连接关系，以及原始展开数据流图中剩余原始节点与第一原始节点和第二原始节点之间的连接关系，对原始展开数据流图中剩余的原始节点和与剩余的原始节点相对应的复制节点进行连接，具体连接方式参见第一原始节点A（n-1）、J-1个第一复制节点A（n-1）、第二原始节点M（n-1）、J-1个第二复制节点M（n-1）之间连接方式。

S4：根据目标展开数据流图生成并行伪随机序列。

请参考图4，图中存在J个环路，每个环路有1个D触发器，总延时为T _l为T _a*（n-1）+ T _m*（n-1），因此该环路的迭代边界为：

根据公式（10）可知，并行PRBS电路的迭代边界为：

由公式（11）可知，PRBS序列发生器的J阶并行展开后，每个环路的迭代边界与串行PRBS环路的迭代边界相同，但是并行展开数据流示意图中每个时钟可以同时处理J个输入，相比串行PRBS电路每个时钟只能处理一个数据，其吞吐率获得了J倍提高。

并行PRBS电路的理论吞吐率为：

展开阶数N越高，系统消耗的资源就越多，且系统吞吐率会受迭代边界的约束，因此展开因子J并不是越大越好，需要根据实际的具体应用来确定。根据公式（12）可知，对于N阶的并行PRBS序列发生器来说，将展开因子J设为N即可达到该系统理论上的最大吞吐率。

本实施例通过FPGA程序的实现对本发明中的高速并行伪随机序列的产生方法进行验证。以8位并行PN10序列的生成为例，根据抽头系数可以决定移位寄存器的工作原理。

图5是本发明一个示例中PN10序列移位寄存器的工作原理图。如图5所示，假设抽头系数为1、4，那么图5中的a0_i1对应的位置在移位寄存器的右侧，并从上至下将移位寄存器右侧补充完整。

通过进行仿真，每个时钟能产生8bit的PN码，总的吞吐量为8*F _clk，F _clk表示处理时钟。假设处理时钟为175MHz，则吞吐量为1.4Gbit/s。

下面对本发明提供的高速并行伪随机序列生成装置进行描述，下文描述的高速并行伪随机序列生成装置与上文描述的高速并行伪随机序列生成方法可相互对应参照。

图6是本发明提供的高速并行伪随机序列生成装置的结构框图。如图6所示，本发明提供的高速并行伪随机序列生成装置，包括：获取模块610和控制处理模块620。

其中，获取模块610用于获取串行PRBS发生器的原始展开数据流图。控制处理模块620用于对原始展开数据流图中的所有节点进行J倍复制。其中，J为大于1的整数。控制处理模块620还用于对J倍复制后的所有节点进行连接，得到目标展开数据流图。控制处理模块620还用于根据目标展开数据流图生成并行伪随机序列。

在本发明的一个实施例中，串行PRBS发生器的阶数与移位寄存器的级数相等。

在本发明的一个实施例中，控制处理模块620用于对J倍复制后的所有节点按照原始展开数据流图中的节点连接关系进行并行连接，得到目标展开数据流图。

在本发明的一个实施例中，控制处理模块620用于根据J、与操作的运算时间、并行伪随机序列的阶数和模二加操作的运算时间得到并行伪随机序列的理论吞吐量。

需要说明的是，本发明实施例的高速并行伪随机序列生成装置的具体实施方式与本发明实施例的高速并行伪随机序列生成方法的具体实施方式类似，具体参见高速并行伪随机序列生成方法部分的描述，为了减少冗余，不做赘述。

另外，本发明实施例的高速并行伪随机序列生成装置的其它构成以及作用对于本领域的技术人员而言都是已知的，为了减少冗余，不做赘述。

图7是本发明一个示例中电子设备的结构示意图。如图7所示，该电子设备可以包括：中央控制处理器710、通信接口720和通信总线730，其中，中央控制处理器集成有存储器，该存储器存储有可运行的计算机程序。中央控制处理器710和通信接口720通过通信总线730完成相互间的通信。中央控制处理器710可以调用计算机程序中的逻辑指令，以执行高速并行伪随机序列生成方法，该方法包括：获取串行伪随机二进制序列PRBS发生器的原始展开数据流图；对所述原始展开数据流图中的所有节点进行J倍复制，其中，J为大于1的整数；对J倍复制后的所有节点进行连接，得到目标展开数据流图；根据所述目标展开数据流图生成并行伪随机序列。

在本发明实施例中，中央控制处理器可以是一种集成电路芯片，具有信号的处理能力。中央控制处理器可以是通用处理器、数字信号处理器（Digital Signal Processor，简称DSP）、专用集成电路（Application Specific Integrated Circuit，简称ASIC）、现场可编程门阵列（Field Programmable Gate Array，简称FPGA）或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。

可以实现或者执行本发明实施例中的公开的各方法、步骤及逻辑框图。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。结合本发明实施例所公开的方法的步骤可以直接体现为硬件译码处理器执行完成，或者用译码处理器中的硬件及软件模块组合执行完成。软件模块可以位于随机存储器，闪存、只读存储器，可编程只读存储器或者电可擦写可编程存储器、寄存器等本领域成熟的存储介质中。处理器读取存储介质中的信息，结合其硬件完成上述方法的步骤。

此外，上述的存储器中的逻辑指令可以通过软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器（ROM，Read-Only Memory）、随机存取存储器（RAM，Random Access Memory）、磁碟或者光盘等各种可以存储程序代码的介质。

另一方面，本发明还提供一种非暂态计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现以执行上述各提供的高速并行伪随机序列生成方法，该方法包括：获取串行伪随机二进制序列PRBS发生器的原始展开数据流图；对所述原始展开数据流图中的所有节点进行J倍复制，其中，J为大于1的整数；对J倍复制后的所有节点进行连接，得到目标展开数据流图；根据所述目标展开数据流图生成并行伪随机序列。

存储介质可以是存储器，例如可以是易失性存储器或非易失性存储器，或可包括易失性和非易失性存储器两者。

其中，非易失性存储器可以是只读存储器（Read-Only Memory，简称ROM）、可编程只读存储器（Programmable ROM，简称PROM）、可擦除可编程只读存储器（Erasable PROM，简称EPROM）、电可擦除可编程只读存储器（Electrically EPROM，简称EEPROM）或闪存。

易失性存储器可以是随机存取存储器（Random Access Memory，简称RAM），其用作外部高速缓存。通过示例性但不是限制性说明，许多形式的RAM可用，例如静态随机存取存储器（Static RAM，简称SRAM）、动态随机存取存储器（Dynamic RAM，简称DRAM）、同步动态随机存取存储器（Synchronous DRAM，简称SDRAM）、双倍数据速率同步动态随机存取存储器（Double Data Rate SDRAM，简称DDRSDRAM）、增强型同步动态随机存取存储器（EnhancedSDRAM，简称ESDRAM）、同步连接动态随机存取存储器（Synch Link DRAM，简称SLDRAM）和直接内存总线随机存取存储器（Direct Rambus RAM，简称DRRAM）。

本发明实施例描述的存储介质旨在包括但不限于这些和任意其它适合类型的存储器。

本领域技术人员应该可以意识到，在上述一个或多个示例中，本发明所描述的功能可以用硬件与软件组合来实现。当应用软件时，可以将相应功能存储在计算机可读介质中或者作为计算机可读介质上的一个或多个指令或代码进行传输。计算机可读介质包括计算机存储介质和通信介质，其中通信介质包括便于从一个地方向另一个地方传送计算机程序的任何介质。存储介质可以是通用或专用计算机能够存取的任何可用介质。

以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims

1.一种高速并行伪随机序列生成方法，其特征在于，包括：

获取串行伪随机二进制序列PRBS发生器的原始展开数据流图；

对所述原始展开数据流图中的所有节点进行J倍复制，其中，J为大于1的整数；

对J倍复制后的所有节点进行连接，得到目标展开数据流图；

根据所述目标展开数据流图生成并行伪随机序列。

2.根据权利要求1所述的高速并行伪随机序列生成方法，其特征在于，串行PRBS发生器的阶数与移位寄存器的级数相等。

3.根据权利要求1或2所述的高速并行伪随机序列生成方法，其特征在于，对J倍复制后的所有节点进行连接，得到目标展开数据流图，包括：

对J倍复制后的所有节点按照所述原始展开数据流图中的节点连接关系进行并行连接，得到所述目标展开数据流图。

4.根据权利要求1所述的高速并行伪随机序列生成方法，其特征在于，还包括：

根据J、与操作的运算时间、所述并行伪随机序列的阶数和模二加操作的运算时间得到所述并行伪随机序列的理论吞吐量。

5.一种高速并行伪随机序列生成装置，其特征在于，包括：

获取模块，用于获取串行PRBS发生器的原始展开数据流图；

控制处理模块，用于对所述原始展开数据流图中的所有节点进行J倍复制，其中，J为大于1的整数；所述控制处理模块还用于对J倍复制后的所有节点进行连接，得到目标展开数据流图；所述控制处理模块还用于根据所述目标展开数据流图生成并行伪随机序列。

6.根据权利要求5所述的高速并行伪随机序列生成装置，其特征在于，串行PRBS发生器的阶数与移位寄存器的级数相等。

7.根据权利要求5所述的高速并行伪随机序列生成装置，其特征在于，所述控制处理模块用于对J倍复制后的所有节点按照所述原始展开数据流图中的节点连接关系进行并行连接，得到所述目标展开数据流图。

8.根据权利要求5所述的高速并行伪随机序列生成装置，其特征在于，所述控制处理模块用于根据J、与操作的运算时间、所述并行伪随机序列的阶数和模二加操作的运算时间得到所述并行伪随机序列的理论吞吐量。

9.一种电子设备，包括中央控制处理器及存储在所述处理器上可运行的计算机程序，其特征在于，所述中央控制处理器执行所述程序时实现如权利要求1至4任一项所述高速并行伪随机序列生成方法的步骤。

10.一种非暂态计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现如权利要求1至4任一项所述高速并行伪随机序列生成方法的步骤。